參數(shù)資料
型號： MPC105
廠商： MOTOROLA INC
元件分類： 存儲控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁數(shù)： 305/311頁
文件大?。?/td> 1708K
代理商： MPC105
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MOTOROLA
Index
Index-3
INDEX
F
Flash ROM interface
burst read timing, 6-40
half-word read timing, 6-39
overview, 6-37
single-byte read timing, 6-39
writing to Flash ROM, 6-40
FLSHREQ (flush request) signal, 2-29, 7-21
FNR/DWE0 (flash/nonvolatile ROM) signal, 2-33,
5-5
FOE/RCS1 signal, 2-22, 6-37
FRAME signal, 2-25, 7-4
Full-on mode
default mode of MPC105, A-3
overview, 1-7
G
GBL signal, 2-10
GNT (PCI bus grant) signal, 2-27, 7-3
H
Hard reset (HRST), 2-30, 9-2, A-2
HIT signal, 2-14, 5-4
I
IEEE 1149.1 interface signals, 2-31, C-2
IEEE 1149.1 specification compliance, C-2
Initialization
DRAM power-on initialization, 6-9
initialization code for Big Bend, D-1
L2 cache initialization, 5-3
Interface
60x processor interface
address tenure operations, 4-7
data tenure operations, 4-19
error detection, 9-5
features, 1-2
overview, 1-4, 4-1
processor bus configuration, 4-1
processor bus protocol, 4-5
signals, 2-3
L2 interface
description, 1-4
features, 1-3
L2 cache configuration registers, 5-16
L2 cache interface operation, 5-1
L2 cache interface timing examples, 5-23
L2 cache response to bus operations, 5-6
signals, 2-12
memory interface
DRAM interface operation, 6-6
error detection, 9-5
features, 1-3
Flash ROM interface operation, 6-37
overview, 1-5, 6-1
ROM interface operation, 6-34
SDRAM interface operation, 6-22
signal buffering, 6-2
signals, 2-18
PCI bus interface
configuration cycles, 7-13
error detection and reporting, 7-20, 9-6
features, 1-3
overview, 1-5, 7-1
PCI bus protocol, 7-3
PCI bus transactions, 7-9
PCI error transactions, 7-20
signals, 2-23
Interrupt priorities, 9-2
Interrupt, clock, power management signals, 2-29
IRDY (initializer ready) signal, 2-25, 7-4
ISA_MASTER signal, 2-29, 7-21
J
JTAG interface
block diagram of JTAG interface, C-1
JTAG registers, C-2
JTAG signals, 2-31, C-2
TAP controller, C-3
L
L2 interface
address operations, 5-4
asynchronous SRAM interface, 5-5
CF_DOE timing configuration, 5-19
CF_L2_HIT_DELAY timing configuration, 5-18
CF_WDATA timing configuration, 5-19
CF_WMODE timing configuration, 5-20
configuration registers, 5-16
description, 1-4
features, 1-3
initialization of L2 cache, 5-3
response to bus operations, 5-6
signals, 2-12
tag RAM and data RAM addressing, 5-4
timing configuration, 5-17
timing diagrams
L2 cache burst read, 5-32
L2 cache burst read line update, 5-34
L2 cache burst write, 5-36
L2 cache hit following PCI read snoop, 5-29
L2 cache line castout timing, 5-28
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