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參數(shù)資料
| 型號(hào)： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲(chǔ)控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁(yè)數(shù)： | 147/311頁(yè) |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Chapter 5. Secondary Cache Interface
5-5
The MPC105 provides five signals for interfacing to synchronous burst data RAMs. Burst
cycles consist of four beats, with 64 bits of data per beat. The data RAM latches the address
and CS inputs at the beginning of the access when ADS is asserted. The DOE signal is an
asynchronous signal that enables the driving of data onto the 60x data bus during read
accesses. The BAA signal, when asserted, advances the internal beat counter of the burst
RAM. The DWE0–DWE7 signals, when asserted, indicate that a write operation to the
burst RAM is required. For brevity, when the MPC105 is in the on-chip byte decode mode
(PICR2[CF_BYTE_DECODE] set to 1), this manual refers to the data RAM write enable
signals as DWE0–DWE7, or simply DWE
n
. Note that three of the DWE
n
signals have
multiple functions—FNR/DWE0 also functions as the flash/nonvolatile ROM
configuration input signal, CK0/DWE3 also functions as the test clock output, and CKE/
DWE7 also functions as the SDRAM clock enable output.
Parity generation and checking in the L2 cache is controlled through
L2_PARITY_ERROR_ENABLE bit in error enabling register 2. The parity signals from
the L2 data RAM are connected to the 60x bus parity signals.
Note that L2 cache line fills from ROM accesses do not reflect correct parity, and the
MPC105 does not perform parity checking during L2 cache read operations within the
ROM address space. Processor parity checking should be disabled while accessing the
ROM address space to avoid machine check exceptions, or a checkstop state. Accesses to
ROM in the PCI memory space are not cached by the MPC105. When the L2 cache is
configured with burst data RAM, 8- and 64-bit local ROM accesses can be cached as write-
through. When the L2 cache is configured with asynchronous SRAM, 64-bit local ROM
accesses can be cached as write-through, but 8-bit local ROM accesses cannot be cached,
and must be treated as cache-inhibited.
5.1.5 Asynchronous SRAM Interface
When the MPC105 is configured for asynchronous SRAM, several signals are redefined.
The DALE signal is used as a latch enable for the external address latch. The TALE and
BAA signals are used as burst address outputs, with TALE providing BA0 signal, and BAA
providing the BA1 signal. The MPC105’s on-chip byte decode logic provides the individual
byte write enables to the asynchronous SRAM. Note that PICR2[CF_BYTE_DECODE]
bit must be set to 1, and PICR2[CF_WMODE] bits must be set to 01 when using
asynchronous SRAM. Figure 5-3 shows the connection of asynchronous SRAM to an
MPC105.
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