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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 137/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Chapter 4. Processor Bus Interface
4-19
The PICR2[CF_APHASE_WS] bits specify the minimum number of address tenure wait
states for 60x processor-initiated address operations. Extra wait states may occur because
of other MPC105 configuration parameters. Note that in a system implementing an L2
cache, the number of wait states configured by the CF_APHASE_WS bits should be equal
to or greater than the value configured in PICR2[CF_L2_HIT_DELAY]. In systems with
multiple processors, the number of wait states configured by the CF_APHASE_WS bits
should be equal to or greater than the number of wait states selected by the
PICR2[CF_SNOOP_WS] bits, since the other processor needs to snoop the 60x access.
The CF_SNOOP_WS bits specify the minimum number of address phase wait states
required for the snoop response to be valid. For example, additional wait states are required
when a 603 is running in 1:1 mode; this case requires at least one wait state to generate the
ARTRY response.
For MPC105-initiated transactions, address phase wait states are determined by the
PICR2[CF_SNOOP_WS] bits and the 60x bus pipeline status.
4.4 Data Tenure Operations
This section describes the operation of the MPC105 during the data bus arbitration, transfer,
and termination phases of the data tenure.
4.4.1 Data Bus Arbitration
The beginning of an address transfer, marked by the assertion of the transfer start (TS)
signal, is also an implicit data bus request provided that the transfer type (determined by the
encoding of the TT0–TT4 signals) indicates the transaction is not address-only.
The MPC105 implements two data bus grant signals (DBG0 and DBG1), one for each
potential master on the 60x interface. These signals are not asserted if the data bus, which
is shared with the memory, is busy with a transaction. The internal buffer control circuitry
arbitrates the data bus between the 60x processors and the memory controller depending on
internal buffer conditions and PCI bus requests.
The PICR1[CF_DPARK] bit specifies whether the MPC105 should park the 60x data bus.
If the CF_DPARK bit is asserted, the data bus is parked to the processor which had most
recently taken mastership of the 60x address bus.
4.4.2 Data Bus Transfers and Normal Termination
The MPC105 handles data transfers in either single-beat or burst operations. Single-beat
operations can transfer from 1 to 8 bytes of data at a time. Burst operations always transfer
eight words in four double-word beats (64-bit mode) or eight word beats (32-bit mode). A
burst transaction is indicated by the assertion of the TBST signal by the bus master. A
transaction is terminated normally by asserting the TA signal.
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