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參數(shù)資料
| 型號(hào)： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲(chǔ)控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 44/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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2-16
MPC105 PCIB/MC User's Manual
MOTOROLA
Timing Comments
Assertion/Negation—The DIRTY_IN/BR1 signal is valid when the
L2 hit delay after TS expires. The DIRTY_IN/BR1 signal is held
valid until the end of the address phase.
2.2.2.1.11 Dirty Out (DIRTY_OUT/BG1)—Output
The dirty out (DIRTY_OUT/BG1) signal is an output on the MPC105. The function of this
signal when in the multiprocessor configuration is described in Section 2.2.2.2.2, “Bus
Grant 1 (DIRTY_OUT/BG1)—Output.” When used as an L2 cache signal, the polarity of
the DIRTY_OUT/BG1 signal is programmable by using the PICR2[CF_MOD_HIGH]
parameter; see Section 3.2.7, “Processor Interface Configuration Registers,” for more
information. Following are the state meaning and timing comments for the DIRTY_OUT/
BG1 signal.
State Meaning
Asserted—Indicates that the L2 cache line should be marked
modified.
Negated—Indicates that the L2 cache line should be marked
unmodified.
Timing Comments
Assertion/Negation—The DIRTY_OUT/BG1 signal is valid when
TWE is asserted to indicate a new line status. The DIRTY_OUT/
BG1 signal is held valid for one clock cycle after TWE is negated.
2.2.2.1.12 Tag Output Enable (TOE/DBG1)—Output
The tag output enable (TOE/DBG1) signal is an output on the MPC105. The function of
this signal when in the multiprocessor configuration is described in Section 2.2.2.2.3, “Data
Bus Grant 1 (TOE/DBG1)—Output.” Following are the state meaning and timing
comments for the TOE/DBG1 signal.
State Meaning
Asserted—Indicates that the tag RAM should drive its indexed
content onto the 60x address bus.
Negated—Indicates that the tag RAM output should be released to
the high-impedance state.
Timing Comments
Assertion/Negation—Asserted for two or three clock cycles for tag
read operations during L2 copy-back cycles (depending on
PICR2[CF_HOLD]); see Chapter 5, “Secondary Cache Interface,”
for more detailed timing information.
2.2.2.2 Secondary Processor Signals
When a secondary 60x processor is used instead of an L2 cache, three signals change their
functions. This section provides a brief description of the secondary processor interface
signals. Note that with the exception of bus request (BR
n
), bus grant (BG
n
), and data bus
grant (DBG
n
), all of the 60x processor interface signals are connected to both processors
in a multiprocessor system. See Section 4.1.2, “Multiprocessor System Configuration,” for
more information.
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