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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 136/311頁 |
| 文件大小： | 1708K |
| 代理商： | MPC105 |
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4-18
MPC105 PCIB/MC User's Manual
MOTOROLA
The MPC105 can be configured to repeat a PCI-to-memory transaction that has been
terminated by the assertion of ARTRY by the processor or by the L2 cache through the use
of the PICR1[CF_LOOP_SNOOP] bit. If the PICR1[CF_LOOP_SNOOP] is set, the
MPC105
repeats snooping until ARTRY is not asserted.
The MPC105
may assert ARTRY because of an L2 cast-out operation, or because the PCI
bus is occupied by another PCI bus master in a transaction that requires snooping before
the 60x-to-PCI address bus transaction is completed. This can occur, for example, when a
60x processor performs a read operation to a PCI target, or when a 60x processor performs
a write operation to the PCI bus, but the MPC105’s 60x-to-PCI write buffer is full and
another PCI bus master accesses the system RAM requiring a snoop while the 60x
processor is waiting.
Figure 4-6 illustrates the sequence of bus actions in the case of a snoop. When a 60x
processor detects a snoop hit with the L1 cache in write-back mode, the 60x asserts ARTRY
and BR. This causes the MPC105 to grant the bus to the 60x processor which then proceeds
with a copy-back to main memory of the modified cache line.
Figure 4-6. Snooped Address Transaction with ARTRY and L1 Cache Copy-Back
4.3.3.2 Address Tenure Timing Configuration
During 60x processor-initiated address tenures, the timing of the assertion of AACK by the
MPC105 is determined by the PICR2[CF_APHASE_WS] bits, and the pipeline status of
the 60x bus. Since the MPC105
can support one level of pipelining, it
uses AACK to control
the 60x pipeline condition. To maintain the one-level pipeline, AACK is not asserted for a
pipelined address tenure until the current data tenure ends. The MPC105 also withholds the
assertion of AACK until no more ARTRY conditions could occur.
60x BUS CLOCK
1
2
3
4
5
6
7
BG0
TS
A0–A31
AACK
ARTRY
BR0
105
60x
60x
105
8
相關PDF資料 |
PDF描述 |
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| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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