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參數(shù)資料
| 型號(hào)： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲(chǔ)控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁(yè)數(shù)： | 12/311頁(yè) |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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MPC105 PCIB/MC User's Manual
MOTOROLA
ILLUSTRATIONS
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3-34
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6-1
6-2
External Configuration Register 1—0x8000_0092...........................................3-52
External Configuration Register 2—0x8000_081C..........................................3-53
External Configuration Register 3—0x8000_0850...........................................3-54
Single-Processor Configuration with Optional L2 Cache...................................4-2
Multiprocessor Configuration.............................................................................4-4
Overlapping Tenures on the 60x Bus for a Single-Beat Transfer.......................4-5
Address Bus Arbitration with Dual Processors...................................................4-8
Address Pipelining ..............................................................................................4-9
Snooped Address Transaction with ARTRY and L1 Cache Copy-Back...........4-18
Single-Beat and Burst Data Transfers...............................................................4-20
Data Tenure Terminated by Assertion of TEA.................................................4-21
60x Bus Slave Transaction................................................................................4-22
60x Bus State Diagram......................................................................................4-23
MPC105 with Write-Back L2 Cache..................................................................5-2
MPC105 with Write-Through Cache..................................................................5-3
Asynchronous SRAM Interface..........................................................................5-6
HIT and DIRTY_IN Delay Configuration........................................................5-18
Data Access Timing with CF_DOE = 0............................................................5-18
Data Access Timing with CF_DOE = 1............................................................5-19
Write Data Setup Timing with CF_WDATA = 0.............................................5-19
Write Data Setup Timing with CF_WDATA = 1.............................................5-20
External Byte Decode Logic Requiring CF_WMODE =1................................5-20
Pipelined and Nonpipelined Operations with CF_WMODE = 1......................5-21
External Byte Decode Logic Requiring CF_WMODE = 2...............................5-21
Pipelined and Nonpipelined Operations with CF_WMODE = 2......................5-22
External Byte Decode Logic Requiring CF_WMODE = 3...............................5-22
Pipelined and Nonpipelined Operations with CF_WMODE = 3......................5-23
Timing Diagram Legend...................................................................................5-24
L2 Cache Read Hit Timing with CF_DOE = 0.................................................5-24
L2 Cache Read Hit Timing with CF_DOE = 1.................................................5-25
L2 Cache Write Hit Timing ..............................................................................5-26
L2 Cache Line Update Timing..........................................................................5-27
L2 Cache Line Cast-Out Timing.......................................................................5-28
L2 Cache Hit Timing Following PCI Read Snoop ...........................................5-29
Modified L2 Cache Line Push Timing Following PCI Write Snoop................5-30
L2 Cache Line Invalidate Timing Following PCI Write with Invalidate Snoop5-31
L2 Cache Burst Read Timing with CF_DOE = 0 .............................................5-32
L2 Cache Burst Read Timing with CF_DOE = 1 .............................................5-33
L2 Cache Burst Read Line Update Timing with CF_WDATA = 0..................5-34
L2 Cache Burst Read Line Update Timing with CF_WDATA = 1..................5-35
L2 Cache Burst Write Timing with CF_WDATA = 0/1...................................5-36
Transparent Latch-Type Buffer...........................................................................6-4
Registered Buffer ................................................................................................6-5
相關(guān)PDF資料 |
PDF描述 |
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| MPC106ARX66CG | PCI Bridge/Memory Controller |
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參數(shù)描述 |
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| MPC106 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CG | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述: |
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