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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 265/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Appendix A. Power Management
A-3
The following sections provide a detailed description of the power modes of the MPC105.
A.1.2 Full-On Mode
This is the default power mode of the MPC105. In this mode, the MPC105 is fully powered
and the internal functional units are operating at full clock speed.
A.1.3 Doze Mode
In this power management mode, all of the MPC105’s functional units are disabled except
for PCI address decoding, system RAM refresh logic, processor bus request monitoring
(through BR0 and BR1), and NMI signal monitoring. Once the doze power management
mode is entered, a hard reset, a PCI transaction referenced to the system memory, a bus
request from BR0 or BR1, or assertion of NMI (with PICR1[MCP_EN] set to 1), brings the
MPC105 out of the doze mode and into the full-on mode.
After the system request has been serviced, the system returns to the doze mode if neither
PMCR[DOZE] nor the PMCR(PM) has been cleared and there are no further pending
service requests.
In doze mode, the PLL is required to be running and locked to SYSCLK. The transition to
the full-on mode will take no more than a few processor cycles. The MPC105’s doze mode
is totally independent of the power saving mode of the CPU.
A.1.4 Nap Mode
Additional power savings can be achieved through the nap mode. When invoking the
MPC105’s nap mode, both the MPC105 and the processor should be programmed to enable
the nap mode. The processor may also be programmed to enter sleep mode while the
MPC105 enters nap mode.
As in doze mode, all the MPC105’s functional units are disabled except for the PCI address
decoding, system RAM refresh logic, processor bus request monitoring (through BR0 and
BR1), and NMI signal monitoring. Once the nap mode is entered, a hard reset, a PCI
transaction referenced to the system memory, a bus request from BR0, a bus request from
BR1 (in a multiprocessor system with PMCR[BR1_WAKE] set to 1), or an asserted NMI
(PICR1[MCP_EN] set to 1) will bring the MPC105 out of the nap mode.
In nap mode, the PLL is required to be running and locked to SYSCLK. The transition to
the full-on mode will take no more than a few processor cycles.
When the MPC105 is awakened by an access other than a PCI bus initiated transaction, the
transaction will be serviced and PMCR[PM] will be cleared. This means that the MPC105
will not automatically re-enter the nap mode. For PCI bus initiated transactions,
PMCR[PM] is not be cleared, and the MPC105 will return to nap mode after the transaction
has been serviced.
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