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參數(shù)資料
| 型號(hào)： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲(chǔ)控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁(yè)數(shù)： | 240/311頁(yè) |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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7-20
MPC105 PCIB/MC User's Manual
MOTOROLA
Each receiving agent must determine whether the message is applicable to itself. Assertion
of DEVSEL in response to a special-cycle command is not necessary. The master of the
special-cycle can insert wait states but since there is no specific target, the message and data
are valid on the first clock IRDY is asserted. All special-cycles are terminated by master-
abort; however, the received master-abort bit in the master’s status register is not set for
special-cycle terminations.
7.5 PCI Error Functions
PCI provides for parity and other system errors to be detected and reported. This section
describes generation and detection of parity and error reporting for the PCI bus.
The PCI command register and error enabling register 1 provide for selective enabling of
specific PCI error detection. The PCI status register, error detection register 1, the PCI bus
error status register, and the CPU/PCI error address register provide PCI error reporting.
These registers are described in Section 3.2.3, “PCI Registers,” and Section 3.2.5, “Error
Handling Registers.”
7.5.1 Parity
Generating parity is not optional; it must be performed by all PCI-compliant devices. All
PCI transactions, regardless of type, calculate parity the same way—the number of “1s” on
AD31–AD0, C/BE3–C/BE0, and PAR all sum to an even number.
Parity provides a way to determine, on each transaction, if the master successfully
addressed the target and transferred valid data. The C/BE3–C/BE0 signals are included in
the parity calculation to insure that the correct bus command is performed (during the
address phase) and that correct data is transferred (during the data phase). The agent that is
responsible for driving the bus is also responsible for driving even parity on PAR one clock
after a valid address phase or valid data transfer.
During the address and data phases, parity covers all 32 address/data signals and the four
command/byte enable signals regardless of whether all lines carry meaningful information.
Byte lanes not actually transferring data must contain stable (albeit meaningless) data and
are included in parity calculation. During configuration, special-cycle or interrupt-
acknowledge commands, some address lines are not defined but are driven to stable values
and are included in parity calculation.
Agents that support parity checking must set the detected parity error bit in the status
register when a parity error is detected. Any additional response to a parity error is
controlled by the parity error response bit in the command register. If the parity error
response bit is cleared, the agent ignores all parity errors.
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