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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 27/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁當(dāng)前第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁
MOTOROLA
Chapter 1. Overview
1-7
1.3 Power Management
The MPC105 provides hardware support for four levels of power reduction; the nap, doze,
and sleep modes are invoked by register programming, and the suspend mode is invoked by
assertion of an external signal. The design of the MPC105 is fully static, allowing internal
logic states to be preserved during all power saving modes. The following sections describe
the programmable power modes provided by the MPC105.
1.3.1 Full-On Mode
This is the default power state of the MPC105 following a hard reset, with all internal
functional units fully powered and operating at full clock speed.
1.3.2 Doze Mode
In the doze power saving mode, all the MPC105 functional units are disabled except for PCI
address decoding, system RAM refreshing, and the CPU bus request monitoring (through
BR
n
). Once the doze mode is entered, a hard reset, a PCI transaction referenced to system
memory, or a bus request can bring the MPC105 out of the doze mode and into the full-on
state. If the MPC105 is awakened for a processor or PCI bus access, the access is completed
and the MPC105 returns to the doze mode. The doze mode is totally independent of the
power saving mode of the processor.
1.3.3 Nap Mode
Further power savings can be achieved through the nap mode, when both the processor and
the MPC105 are placed in a power reduction mode. In this mode, only the PCI address
decoding, system RAM refreshing, and the processor bus request monitoring are still
operating. Hard reset, a PCI bus transaction referenced to system memory, or a bus request
can bring the MPC105 out of the nap mode. If the MPC105 is awakened by a PCI access,
the access is completed, and the MPC105 returns to the nap mode. If the MPC105 is
awakened by a processor access, the access is completed, but the MPC105 remains in the
full-on state. When in the nap mode, the PLL (phase-locked loop) is required to be running
and locked to the system clock (SYSCLK).
1.3.4 Sleep Mode
Sleep mode provides further power savings compared to the nap mode. As in nap mode,
both the processor and the MPC105 are placed in a reduced power mode concurrently. In
sleep mode, no functional units are operating except the system RAM refresh logic, which
can continue (optionally) to perform the refresh cycles. A hard reset or a bus request wakes
the MPC105 from the sleep mode. The PLL and SYSCLK inputs may be disabled by an
external power management controller (PMC). For additional power savings, the PLL can
be disabled by configuring the PLL0–PLL3 pins into the PLL bypass mode. When
recovering from sleep mode, the external power management controller has to re-enable the
PLL and SYSCLK first, and then wake up the system after allowing the PLL time to relock.
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PDF描述 |
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| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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