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參數(shù)資料
| 型號(hào)： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲(chǔ)控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 89/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Chapter 3. Device Programming
3-25
Figure 3-13. Error Detection register 2 (ErrDR2)—0xC5
3.2.5.3 Error Status Registers
The error status registers latch the state of the 60x or PCI address bus when an error is
detected; see Figure 3-14, Figure 3-15, and Figure 3-16. These registers provide system
status for error handling software.
Table 3-12 describes the bits of the 60x bus error status register, Table 3-13 describes the
bits of the PCI bus error status register, and Table 3-14 describes the bits of 60x/PCI error
address register.
Table 3-11. Bit Settings for Error Detection Register 2 (ErrDR2)—0xC5
Bit
Reset
Value
Description
7
0
Invalid error address. This bit indicates whether the address stored in the 60x/PCI error
address register is valid.
0
The address in the 60x/PCI error address register is valid.
1
The address in the 60x/PCI error address register is not valid.
6–5
All 0s
Reserved
4
0
L2 parity error
0
No error detected
1
L2 parity error detected
3–1
All 0s
Reserved
0
0
Flash ROM write error
0
No error detected
1
The MPC105 detected a write to Flash ROM when writes to Flash ROM are disabled.
Reserved
Flash ROM Write Error
7
6
5
4
3
2
1
0
0 0
Invalid Error Address
L2 Parity Error
0 0 0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC106ARX66CE | PCI Bridge/Memory Controller |
| MPC106ARX66CG | PCI Bridge/Memory Controller |
| MPC106ARX66DE | PCI Bridge/Memory Controller |
| MPC106ARX66DG | PCI Bridge/Memory Controller |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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