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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 39/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Chapter 2. Signal Descriptions
2-11
State Meaning
Asserted—Indicates that the data has been latched for a write
operation, or that the data is valid for a read operation, thus
terminating the current data beat. If it is the last or only data beat, this
also terminates the data tenure.
Negated—Indicates that the 60x must extend the current data beat
(insert wait states) until data can be provided or accepted by the
MPC105.
Assertion—Occurs on the clock in which the current data transfer
can be completed.
Negation—Occurs after the clock cycle of the final (or only) data
beat of the transfer. For a burst transfer, TA may be negated between
beats to insert one or more wait states before the completion of the
next beat.
Timing Comments
2.2.1.16.2 Transfer Acknowledge (TA)—Input
Following are the state meaning and timing comments for TA as an input signal.
State Meaning
Asserted—Indicates that a 60x bus slave has latched data for a write
operation, or is indicting the data is valid for a read operation. If it is
the last (or only) data beat, the data tenure is terminated.
Negated—Indicates that the 60x bus master must extend the current
data beat (insert wait states) until data can be provided or accepted
by the 60x bus slave.
Timing Comments
Assertion—Occurs during the 60x bus slave access, at least two
clocks after TS, when the data transfer can be completed.
Negation—Occurs after the clock cycle of the final (or only) data
beat of the transfer. For a burst transfer, TA may be negated between
beats to insert one or more wait states before the completion of the
next beat.
2.2.1.17 Transfer Error Acknowledge (TEA)—Output
The transfer error acknowledge (TEA) signal is an output on the MPC105. Note that the
TEA signal can be disabled by clearing the TEA_EN bit in processor interface
configuration register 1 (PICR1). Following are the state meaning and timing comments for
the TEA signal.
State Meaning
Asserted—Indicates that a bus error has occurred. Assertion of TEA
terminates the transaction in progress; that is, it is not necessary to
assert TA because it will be ignored by the target processor. An
unsupported memory transaction, such as a direct-store access or a
graphics read or write, will cause the assertion of TEA (provided
TEA is enabled).
Negated—Indicates that no bus error was detected.
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