參數(shù)資料
型號(hào)： MPC105
廠(chǎng)商： MOTOROLA INC
元件分類(lèi)： 存儲(chǔ)控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁(yè)數(shù)： 253/311頁(yè)
文件大小： 1708K
代理商： MPC105
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MOTOROLA
Chapter 9. Error Handling
9-1
Chapter 9
Error Handling
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The MPC105 provides error detection and reporting on the three primary interfaces (60x
processor interface, memory interface, and PCI interface). This chapter describes how the
MPC105 handles different error (or interrupt) conditions.
Errors detected by the MPC105 are reported to the 60x processor by asserting the machine
check (MCP) or transfer error acknowledge (TEA) signal. The system error (SERR) and
parity error (PERR) signals are used to report errors on and to the PCI bus. The MPC105
provides the NMI signal for ISA bridges to report errors on the ISA bus. The MPC105
internally synchronizes any asynchronous error signals.
The PCI command and status registers, and the error handling registers enable or disable
the reporting and detection of specific errors. These registers are described in Chapter 3,
“Device Programming.”
The MPC105 detects illegal transfer types from the 60x processor, illegal Flash ROM write
transactions, L2 cache parity errors, memory parity errors, accesses to memory addresses
out of the range of physical memory, PCI address and data parity errors, PCI master-abort
cycles, and PCI received target-abort errors.
The MPC105 latches the address and type of transaction that caused the error in the error
status registers to assist diagnostic and error handling software. See Section 3.2.5.3, “Error
Status Registers,” for more information. Chapter 2, “Signal Descriptions,” contains the
signal definitions for the interrupt signals.
9.1 Priority of Externally-Generated Interrupts
Table 9-1 describes the relative priorities and recoverability of externally-generated
interrupts.
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