參數(shù)資料
型號： MPC105
廠商： MOTOROLA INC
元件分類： 存儲控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁數(shù)： 304/311頁
文件大?。?/td> 1708K
代理商： MPC105
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Index-2
MPC105 PCIB/MC User's Manual
MOTOROLA
INDEX
Byte ordering
60x bus, B-1
big-endian mode, B-1
little-endian mode, B-4
PCI bus, 7-2, B-1
C
C/BE3–C/BE0 signals, 2-23, 7-8, 7-20
Cache line toggle, PCI, 7-7
CAS/DQM0–CAS/DQM7 signals, 2-18, 6-7, 6-22
CI signal, 2-10
CK0/DWE3 (test clock) signal, 2-30, 5-5
CKE/DWE7 signals, 2-13, 2-21, 5-5
Clock configuration
power management support, A-6
Commands
PCI commands
interrupt-acknowledge, 7-18
special-cycle command, 7-19
SDRAM command encodings, 6-27
SDRAM interface
JEDEC standard SDRAM commands, 6-26
mode-set command, 6-30
Completion, PCI transaction, 7-11
Configuration cycles, PCI
CONFIG_ADDR register, 7-16
CONFIG_DATA register, 7-16
configuration space header, 7-13
type 0 and 1 accesses, 7-15
Configuration header, PCI, 3-15, 7-14
Configuration registers, MPC105
60x bus error status register, 3-26
60x/PCI error address register, 3-27
accessing configuration registers, 3-9
alternate OS-visible parameters registers, 3-50
error detection registers, 3-23
error enabling registers, 3-21, 3-23
error status registers, 3-25
external configuration registers, 3-51
L2 cache configuration, 5-16
memory bank enable register, 3-32, 6-9
memory boundary register, 3-27, 6-9
memory
control
(MCCRs), 3-33
PCI bus error status register, 3-26
PCI command register, 3-16
PCI status register, 3-17
power management register (PMCR), 3-18, A-1
processor
interface
(PICRs), 3-41
summary, 3-12
Configuration signals, MPC105, 2-33
configuration
registers
configuration
registers
D
Data bus, 60x
address tenure timing configuration, 4-20
arbitration signals, 4-6
bus arbitration, 4-19
bus transaction errors, 4-21
data tenure, 4-5
data transfer, 4-19
shared data bus, 8-2
termination by TEA, 4-20
Data RAM write enable signals, L2 interface, 2-13,
5-5
Data transfers, 60x
alignment, 4-13
burst ordering, 4-12
effect of alignment, 4-15
effect of misalignment, 4-17
DBG0 signal, 2-8, 4-6
Device drivers
modifying for power management, A-8
DEVSEL signal, 2-26, 7-7
DH0–DH31, DL0–DL31 signals, 2-9
DIRTY_IN/BR1 signal, 1-5, 2-15, 2-17, 4-7
DIRTY_OUT/BG1 signal, 1-5, 2-16, 2-17
DL0 (60x data bus width) signal, 2-33
DOE signal, L2 interface
CF_DOE, 3-49, 5-18
description, 2-13
Doze mode, 1-7, A-3
DRAM interface operation
16-Mbyte DRAM system, example, 6-6
estimated memory latency, 6-18
interface timing, 6-10
memory configurations supported, 6-8
programmable parameters, 3-27, 6-9
refresh during power saving modes, 6-20
refresh, DRAM, 6-18
suggested DRAM timing configurations, 6-10
E
Error detection registers, 3-23, 7-20
Error handling registers, 3-21, 7-20
Error reporting
error detection registers (ErrDR1 and ErrDR2),
9-4
PCI bus, 7-20
PERR and SERR signals, 7-21
TEA and MCP signals, 4-20, 9-1
Error status registers, 3-25, 7-20
Exclusive access, PCI, 7-3
External configuration registers, 3-51
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