參數(shù)資料
型號： MPC105
廠商： MOTOROLA INC
元件分類： 存儲(chǔ)控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁數(shù)： 303/311頁
文件大?。?/td> 1708K
代理商： MPC105
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MOTOROLA
Index
Index-1
INDEX
Numerics
60x address bus
see
address bus, 60x
60x data bus
see
data bus, 60x
60x processor interface
see
processor interface
60x processors
byte ordering, 60x bus, B-1
configuring power management, 3-18
PCI buffer, 8-3
processor bus interface support, 4-1
system memory buffer, 8-2
A
A0–A31 signals, 2-5
AACK signal, 2-7, 4-17
Accessing configuration registers, 3-9, 3-11
AD31–AD0 signals, 2-23, 7-7
Address bus, 60x
address tenure, 4-5
address tenure timing configuration, 4-18
arbitration signals, 4-6
arbitration with dual processors, 4-8
bus arbitration, 4-7
CF_APARK bit, 4-7
L2 cache address operations, 5-4
snoop operation, 4-17
transfer attribute signals, 4-9
transfer termination, 4-17
Address maps
address map A, overview, 3-1
address map B, overview, 3-7
addressing on PCI bus, 7-6
contiguous map of map A, 3-3
discontiguous map of map A, 3-4
map B, alternate view, 3-7
PCI I/O map of map A, 3-5
PCI memory map of map A, 3-6
ADS/DALE signal, 2-12, 5-32
Aligned data transfer, 4-13, 4-15
Alternate bus master, usage, 4-1
Alternate OS-visible parameters registers, 3-50
Arbitration
60x address bus arbitration, 4-7
60x address bus arbitration with dual processors,
4-8
60x address tenure, 4-5
60x arbitration signals, 4-6
60x data bus, 4-19
60x data tenure, 4-5
PCI bus arbitration, 7-3
ARTRY signal, 2-8, 4-17
B
BAA/BA1 signal, 2-13
back-to-back transactions, PCI bus, 7-12
Bank-activate command, SDRAM, 6-26
BCTL0–BCTL1 signals, 2-22, 6-2–6-5
BG0 signal, 2-3, 4-6
Big-endian mode
accessing configuration register, 3-11
byte ordering, B-1
LE_MODE bit, 3-44
boundary-scan registers, C-2
BR0, BR1 signals, 2-3, 4-6
Buffers, memory
determine buffer configuration, 6-3
flow-through buffers, 6-3
implementing data buffers, 6-2
internal buffers, 8-1
latch-type buffers, 6-4
parameter settings for configurations, 6-3
registered buffers, 6-4
Burst data transfers
60x 32-bit data bus, 4-13
60x 64-bit data bus, 4-12
Burst operations
32-bit data path, 6-18
64-bit data path, 6-18
burst-of-four read timing, 6-13, 6-14
burst-of-four write timing, 6-16
data bus transfer, 4-19
PCI bus transfer, 7-4
SDRAM-based systems, 6-30
Bus interface unit (BIU), B-1
Bus operations
60x address tenure operations, 4-7
60x data tenure operations, 4-19
L2 cache response, 5-6
PCI bus transactions, 7-9
processor bus protocol, 4-5
Byte alignment, PCI, 7-8
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