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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 40/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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2-12
MPC105 PCIB/MC User's Manual
MOTOROLA
Timing Comments
Assertion—Occurs on the first clock after the bus error is detected.
Negation—Occurs one clock after assertion.
2.2.2 Secondary Cache/Processor Interface Signals
The MPC105 provides support for either a secondary lookaside L2 cache or a second 60x
processor. The signals DIRTY_IN/BR1, DIRTY_OUT/BG1, and TOE/DBG1 function
differently depending on whether the MPC105 is controlling an L2 cache or a secondary
60x processor. Section 2.2.2.1, “Secondary (L2) Cache Signals,” describes the L2 cache
configuration for these signals; Section 2.2.2.2, “Secondary Processor Signals,” describes
the secondary 60x processor configuration for these signals.
2.2.2.1 Secondary (L2) Cache Signals
This section provides a brief description of the secondary (L2) cache interface signals. The
L2 cache interface supports either burst SRAMs, or asynchronous SRAMs. Some of the L2
interface signals perform different functions depending on the SRAM configuration and
whether the on-chip byte decode logic is enabled.
2.2.2.1.1 Address Strobe/Data Address Latch Enable (ADS/DALE)—
Output
The address strobe/data address latch enable (ADS/DALE) signal is an output on the
MPC105. Following are the state meaning and timing comments for the ADS/DALE signal.
State Meaning
Asserted—For a burst SRAM configuration, causes the burst SRAM
to latch the current address.
–or–
For an asynchronous SRAM configuration, keeps the external
address latch transparent.
Negated—For a burst SRAM configuration, indicates that the burst
SRAMs should use addresses from an internal counter.
–or–
For an asynchronous SRAM configuration, causes the external
address latch to latch the current address.
Timing Comments
Assertion—For a burst SRAM configuration, the MPC105 asserts
ADS/DALE during the 60x bus address phase. The MPC105 also
asserts ADS/DALE when a write cycle needs to be aborted.
–or–
For an asynchronous SRAM configuration, the MPC105 asserts
ADS/DALE when the data SRAM access starts.
Negation—For a burst SRAM configuration, the MPC105 negates
ADS/DALE until data access is completed.
–or–
For an asynchronous SRAM configuration, the MPC105 negates
ADS/DALE when the data SRAM access is completed.
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