參數(shù)資料
型號(hào)： MPC105
廠商： MOTOROLA INC
元件分類： 存儲(chǔ)控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁數(shù)： 2/311頁
文件大?。?/td> 1708K
代理商： MPC105
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iv
MPC105 PCIB/MC User’s Manual
MOTOROLA
CONTENTS
Paragraph
Number
Title
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2.2.1.6
2.2.1.6.1
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2.2.1.16
2.2.1.16.1
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2.2.1.17
2.2.2
2.2.2.1
2.2.2.1.1
2.2.2.1.2
2.2.2.1.3
2.2.2.1.4
Extended Address Transfer Start (XATS)—Input ......................................2-4
Address Bus (A0–A31)................................................................................2-5
Address Bus (A0–A31)—Output ............................................................2-5
Address Bus (A0–A31)—Input...............................................................2-5
Transfer Type (TT0–TT4)...........................................................................2-5
Transfer Type (TT0–TT4)—Output........................................................2-5
Transfer Type (TT0–TT4)—Input...........................................................2-6
Transfer Size (TSIZ0–TSIZ2) .....................................................................2-6
Transfer Size (TSIZ0–TSIZ2)—Output..................................................2-6
Transfer Size (TSIZ0–TSIZ2)—Input.....................................................2-6
Transfer Burst (TBST).................................................................................2-6
Transfer Burst (TBST)—Output..............................................................2-6
Transfer Burst (TBST)—Input................................................................2-7
Address Acknowledge (AACK)..................................................................2-7
Address Acknowledge (AACK)—Output...............................................2-7
Address Acknowledge (AACK)—Input..................................................2-7
Address Retry (ARTRY).............................................................................2-8
Address Retry (ARTRY)—Output..........................................................2-8
Address Retry (ARTRY)—Input.............................................................2-8
Data Bus Grant 0 (DBG0)—Output............................................................2-8
Data Bus (DH0–DH31, DL0–DL31)...........................................................2-9
Data Bus (DH0–DH31, DL0–DL31)—Output........................................2-9
Data Bus (DH0–DH31, DL0–DL31)—Input..........................................2-9
Write-Through (WT)—Input/Output.........................................................2-10
Caching-Inhibited (CI)—Input/Output......................................................2-10
Global (GBL)—Input/Output....................................................................2-10
Transfer Acknowledge (TA)......................................................................2-10
Transfer Acknowledge (TA)—Output ..................................................2-10
Transfer Acknowledge (TA)—Input.....................................................2-11
Transfer Error Acknowledge (TEA)—Output...........................................2-11
Secondary Cache/Processor Interface Signals...............................................2-12
Secondary (L2) Cache Signals...................................................................2-12
Address Strobe/Data Address Latch Enable (ADS/DALE)—Output...2-12
Bus Address Advance/Burst Address 1 (BAA/BA1)—Output.............2-13
Data RAM Output Enable (DOE)—Output ..........................................2-13
Data RAM Write Enable (FNR/DWE0, DWE/DWE1, DWE2,
CKO/DWE3, DWE4–DWE6, CKE/DWE7)—Output..........................2-13
Hit (HIT)—Input ...................................................................................2-14
Tag Address Latch Enable/Burst Address 0 (TALE/BA0)—Output....2-14
Tag Address Latch Output Enable (TALOE)—Output.........................2-14
Tag Write Enable (TWE)—Output .......................................................2-15
Tag Valid (TV)—Output.......................................................................2-15
Dirty In (DIRTY_IN/BR1)—Input .......................................................2-15
2.2.2.1.5
2.2.2.1.6
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