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參數(shù)資料
| 型號(hào)： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲(chǔ)控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁(yè)數(shù)： | 180/311頁(yè) |
| 文件大小： | 1708K |
| 代理商： | MPC105 |
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6-2
MPC105 PCIB/MC User's Manual
MOTOROLA
The MPC105 is capable of supporting a variety of DRAM or SDRAM configurations. Note
that if SDRAM is used, it must comply with the JEDEC specification for SDRAM. Twelve
multiplexed address signals provide for device densities to 16M. Eight row address
strobe/command select (RAS/CS) signals support up to eight banks of memory. Each bank
can be 8 bytes wide. Eight column address strobe/data qualifier (CAS/DQM) signals are
used to provide byte selection for memory accesses.
The DRAM or SDRAM banks can be built of SIMMs or directly-attached memory chips.
The data path to the memory banks must be either 32 or 64 bits wide (36 or 72 with parity).
The banks can be constructed using
x
1,
x
4,
x
8,
x
9,
x
16, or
x
18 memory chips. Regardless
of whether DRAMs or SDRAMs are used, the memory design must be byte-selectable for
writes using the CAS/DQM signals. The MPC105 provides the capability for initialization
software to determine the amount of DRAM or SDRAM in the system, and set the
row/column address configuration, at system startup.
The MPC105 memory interface provides for doze, nap, sleep, and suspend power saving
modes, defined in Appendix A, “Power Management.” In the sleep and suspend power
saving modes, the MPC105 can be configured to put the DRAM array into a self-refresh
mode, (if supported by the DRAMs). The MPC105 may be configured to use the RTC input
as its refresh time base in suspend mode. If self-refreshing DRAMs are not available or the
RTC input is not used (in suspend mode), system software must preserve DRAM data (such
as by copying the data to disk) in the sleep or suspend mode. In doze and nap power saving
modes and in full-on mode, the MPC105 supplies CAS before RAS (CBR) refresh to
DRAM.
An MPC105 configuration signal (FNR/DWE0, sampled at reset) determines whether the
MPC105 accesses initialization software from ROM or Flash ROM. If the MPC105 is
configured to access initialization software from ROM, the corresponding data path must
be the same bit width as the DRAM or SDRAM data path (32 or 64 bits). Twenty address
bits and two bank selects are provided for ROM systems. If the MPC105 is configured to
access initialization software from Flash ROM, the corresponding data path must be 8 bits
wide and must be connected to the most significant byte of the data bus. Twenty address
bits, one bank select signal, one write enable signal, and one output enable signal are
provided for Flash ROM systems.
6.2 Memory Interface Signal Buffering
To reduce loading on the data bus, system designers may choose to implement data buffers
between the 60x bus and memory. The signals BCTL0 and BCTL1 control the data bus
buffers (directional control and high-impedance state). The example design in Figure 6-5
uses bidirectional/tri-state drivers on the data and parity signals.
Note that in addition to the data and parity signals, certain other memory interface signals
may also require buffering. Parameters such as the AC characteristics of the MPC105,
memory operating frequency, capacitive loading, and board routing loads will dictate which
signals require buffering, and which buffer devices are appropriate.
相關(guān)PDF資料 |
PDF描述 |
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| MPC106ARX66CE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66CG | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述: |
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