參數(shù)資料
型號： MPC105
廠商： MOTOROLA INC
元件分類： 存儲控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁數(shù)： 308/311頁
文件大小： 1708K
代理商： MPC105
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Index-6
MPC105 PCIB/MC User's Manual
MOTOROLA
INDEX
Q
QACK (quiesce acknowledge) signal, 2-31, 3-20, A-1
QREQ (quiesce request) signal, 2-31, 3-20, A-1
Qualified bus grant, 4-6
R
RAS/CS0–RAS/CS7 signals, 2-18, 6-2, 6-22
RCS0 signal
ROM bank 0 select, description, 2-22
ROM location configuration signal, 2-33, 6-34
Read-with-autoprecharge command, SDRAM, 6-26
Refresh
DRAM refresh, 6-18, 6-19
power management, refresh operations, 6-20,
6-33, A-7
refresh command, SDRAM, 6-26
SDRAM refresh, 6-31, 6-32
Registers,
see
Configuration registers, MPC105
REQ (PCI bus request) signal, 2-27, 7-3
Retry, PCI transaction, 7-12
ROM interface operation
16-Mbyte ROM system, 6-35
overview, 6-34
ROM burst read timing, 6-37
ROM nonburst read timing, 6-36
RTC signal, 1-6, 2-23, 6-20, A-5
S
SDCAS/ELE signal, 2-21, 6-4
SDRAM interface operation
128-Mbyte SDRAM system, 6-23
bank-activate command, 6-26
command encodings, 6-27
configurations supported, 6-24
JEDEC interface commands, 6-25
mode-set command, 6-26
overview, 6-22
power-on initialization, 6-24
precharge-all-banks command, 6-26
programmable parameters, 6-24
read-with-autoprecharge command, 6-26
refresh command, 6-26
refresh, SDRAM, 6-31
SDRAM burst-of-four read timing, 6-29
SDRAM burst-of-four write timing, 6-30
SDRAM self-refresh entry, 6-33
SDRAM self-refresh exit, 6-34
SDRAM single-beat read timing, 6-28
SDRAM single-beat write timing, 6-29
self-refresh command, 6-27
write-with-autoprecharge command, 6-26
SDRAS signals, 2-21
Secondary 60x processor, 1-4, 2-16, 4-1
Secondary cache interface
see
L2 interface
Self-refresh command, SDRAM, 6-27
SERR (system error) signal, 2-28, 7-21, 9-3
Signal buffering, memory interface
buffer configurations, 6-2
Signals
60x address arbitration, 4-6
60x data arbitration, 4-6
A0–A31, 2-5
AACK, 2-7, 4-17
AD31–AD0, 2-23, 7-7
ADS/DALE, 2-12
ARTRY, 2-8, 4-17
BAA/BA1, 2-13
BCTL0–BCTL1, 2-22, 6-2
BG0, 2-3, 4-6
BR0, BR1, 2-3, 4-6
C/BE3–C/BE0 signals, 2-23, 7-8, 7-20
CAS/DQM0–CAS/DQM7, 2-18, 6-7, 6-22
CI, 2-10
CK0/DWE3, 2-30, 5-5
CKE/DWE7, 2-13, 2-21, 5-5
configuration signals, MPC105, 2-33
data RAM write enable, L2 interface, 2-13
DBG0, 2-8, 4-6
DEVSEL, 2-26, 7-7
DH0–DH31, DL0–DL31, 2-9
DIRTY_IN/BR1, 1-5, 2-17, 4-7
DIRTY_OUT/BG1, 1-5, 2-17
DL0, 2-33
DOE, 2-13
FLSHREQ, 2-29, 7-21
FNR/DWE0, 2-33, 5-5
FOE/RCS1, 2-22, 6-37
FRAME, 2-25, 7-4
GBL, 2-10
GNT, 2-27, 7-3
HIT, 2-14, 5-4
HRST, 2-30, 9-2, A-2
IEEE 1149.1 interface, 2-31
interrupt, clock, and power management, 2-29
IRDY, 2-25, 7-4
ISA_MASTER, 2-29, 7-21
JTAG signals, 2-31, C-2
L2 cache interface signals, 2-12
LOCK, 2-26, 7-3
MA0–MA11/AR8–AR19, 2-19
MCP (machine check) signal, 2-30, 4-20, 9-3
MEMACK, 2-29, 7-21
memory interface, 2-18
NMI (nonmaskable interrupt), 2-29, 9-4
PAR (parity), 2-24
PAR0–PAR7/AR0–AR7, 2-20
PCI interface, 2-23
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PDF描述
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