參數(shù)資料
型號： MPC105
廠商： MOTOROLA INC
元件分類： 存儲控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁數(shù)： 7/311頁
文件大?。?/td> 1708K
代理商： MPC105
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MOTOROLA
Contents
ix
CONTENTS
Paragraph
Number
Title
Page
Number
5.4.2.2
5.4.2.3
L2 Cache Burst Read Line Update Timing ...............................................5-34
Burst Write Timing....................................................................................5-36
Chapter 6
Memory Interface
6.1
6.2
6.2.1
6.2.2
6.2.3
6.2.4
6.3
6.3.1
6.3.2
6.3.3
6.3.3.1
6.3.3.2
6.3.4
6.3.4.1
6.3.4.2
6.3.4.2.1
6.3.4.2.2
6.4
6.4.1
6.4.2
6.4.3
6.4.4
6.4.4.1
6.4.4.2
6.4.5
6.4.5.1
6.4.5.2
6.5
6.5.1
6.6
6.6.1
6.6.2
Overview..............................................................................................................6-1
Memory Interface Signal Buffering.....................................................................6-2
Flow-Through Buffers.....................................................................................6-3
Transparent Latch-Type Buffers......................................................................6-4
Registered Buffers ...........................................................................................6-4
Parity Path Read Control .................................................................................6-5
DRAM Interface Operation .................................................................................6-6
Supported DRAM Organizations.....................................................................6-7
DRAM Power-On Initialization.......................................................................6-9
DRAM Interface Timing ...............................................................................6-10
DRAM Burst Wrap....................................................................................6-18
DRAM Latency .........................................................................................6-18
DRAM Refresh..............................................................................................6-18
DRAM Refresh Timing.............................................................................6-19
DRAM Refresh and Power Saving Modes................................................6-20
Self-Refresh in Sleep and Suspend Modes............................................6-21
RTC Refresh in Suspend Mode.............................................................6-22
SDRAM Interface Operation.............................................................................6-22
Supported SDRAM Organizations ................................................................6-24
SDRAM Power-On Initialization ..................................................................6-24
JEDEC Standard SDRAM Interface Commands...........................................6-25
SDRAM Interface Timing.............................................................................6-27
SDRAM Burst and Single-Beat Transactions ...........................................6-30
SDRAM Mode-Set Command Timing......................................................6-30
SDRAM Refresh............................................................................................6-31
SDRAM Refresh Timing...........................................................................6-32
SDRAM Refresh and Power Saving Modes..............................................6-32
ROM Interface Operation..................................................................................6-34
ROM Interface Timing ..................................................................................6-36
Flash ROM Interface Operation.........................................................................6-37
Flash ROM Interface Timing.........................................................................6-39
Writing to Flash ROM...................................................................................6-40
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