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參數(shù)資料
| 型號(hào)： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲(chǔ)控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 256/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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9-4
MPC105 PCIB/MC User's Manual
MOTOROLA
The agent responsible for driving AD31–AD0 on a given PCI bus phase is responsible for
driving even parity one PCI clock later on the PAR signal. That is, the number of 1’s on
AD31–AD0, C/BE3–C/BE0, and PAR equals an even number.
The SERR signal is driven for a single PCI clock cycle by the agent that is reporting the
error. The target agent is not allowed to terminate with retry or disconnect if SERR is
activated due to an address parity error.
Bit 8 of the PCI command register controls whether the MPC105 asserts SERR upon
detecting one of the error conditions. Bit 14 of the PCI status register reports when the
MPC105 asserts the SERR signal.
9.2.3.2 Parity Error (PERR)
The PERR signal is used to report PCI data parity errors during all PCI transactions, except
for a PCI special-cycle. The agent responsible for driving AD31–AD0 on a given PCI bus
phase is responsible for driving even parity one PCI clock later on the PAR signal. That is,
the number of 1’s on AD31–AD0), C/BE3–C/BE0 and PAR equals an even number.
The PERR signal must be asserted by the agent receiving data two PCI clocks following
the data phase for which a data parity error was detected. Only the master may report a read
data parity error and only the selected target may report a write data parity error.
Bit 6 of the PCI command register controls whether the MPC105 ignores PERR. Bit 15 and
bit 8 of the PCI status register are used to report when the MPC105 has detected or reported
a data parity error.
9.2.3.3 Nonmaskable Interrupt (NMI)
The NMI signal is, effectively, a PCI sideband signal between the PCI-to-ISA bridge and
the MPC105. The NMI signal is driven by the PCI-to-ISA bridge to report any
nonrecoverable error detected on the ISA bus (normally, through the IOCHCK signal on
the ISA bus). The name nonmaskable interrupt is misleading due to its history in ISA bus
designs. The NMI signal should be connected to GND if it is not used. If PICR1[MCP_EN]
is set, the MPC105 reports the NMI error to the 60x processor by asserting MCP.
9.3 Error Reporting
Error detection registers 1 and 2 (ErrDR1 and ErrDR2) indicate which specific error has
been detected. Associated with these two registers, error enabling registers 1 and 2
(ErrEnR1 and ErrEnR2) are used to enable the latching of the error flags and the
corresponding error information which results in the assertion of MCP, provided
PICR1[MCP_EN] is set.
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