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參數(shù)資料
| 型號(hào)： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲(chǔ)控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 269/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Appendix A. Power Management
A-7
A.2.3 PCI Address Bus Decoding
PCI address bus decoding is enabled while the MPC105 is in the doze or nap mode. A PCI
transaction to system memory awakens the MPC105 from the doze or nap power saving
mode.
After servicing the PCI transaction, the MPC105 returns to the previous power saving mode
(doze or nap) if there are no additional PCI bus service requests. In systems using a 603,
the L1 cache should be flushed prior to entering the nap mode. Systems designed using the
601 or 604 are not required to flush their L1 caches prior to entering the nap mode.
A.2.4 PCI Bus Special-Cycle Operations
Before the MPC105 enters the nap or sleep mode, it will broadcast the “halt” or “shutdown”
message over the PCI bus by means of special bus cycle. See Section 7.4.6.2, “Special
Cycle,” for a description of PCI special-cycle operations.
In nap mode, if PMCR[NO_NAP_MSG] is cleared to 0, the MPC105 broadcasts the “halt”
message over the PCI bus. If PMCR[NO_NAP_MSG] is set to 1, the MPC105 does not
broadcast any message to the PCI bus.
In sleep mode, if PMCR[NO_SLEEP_MSG] is cleared to 0, the MPC105 broadcasts either
the “halt” or “shutdown” message over the PCI bus depending on whether
PMCR[SLEEP_MSG_TYPE] is cleared or set. If PMCR[NO_SLEEP_MSG] is set to 1,
the MPC105 does not broadcast any message to the PCI bus and the configuration of
PMCR[SLEEP_MSG_TYPE] is ignored.
A.2.5 Processor Bus Request Monitoring
In doze, nap, and sleep modes, the MPC105 monitors the BR0 signal. When BR0 is
asserted, (for example, due to the processor’s time base interrupt service routine), the
MPC105 exits its power saving mode and returns to the full-on mode to service the request.
Additionally, in a multiprocessor system, BR1 can be used to awaken the MPC105. In nap
or sleep mode, BR1 is treated as a wake up event if PMCR[BR1_WAKE] is set to 1. In doze
mode, it is unconditional, and does not depend upon the condition of the bit in
PMCR[BR1_WAKE].
A.2.6 Memory Refresh Operations in Sleep/Suspend Mode
In sleep or suspend mode, all functional units, including the system memory refresh logic,
will not be operating. The system memory contents can be maintained either by enabling
the memory’s self-refresh mode or by having the system software copy all the memory
contents to a hard disk before the MPC105 enters the sleep or suspend mode. However, if
the memory does not have self-refresh capability or the system software has not copied the
memory contents to the hard disk, the refresh logic of the MPC105 can continue to operate
even if in sleep or suspend mode. This is configured through PMCR[LP_REF_EN], which
when set to 1 allows the refresh logic to continue to perform refresh cycles for system
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