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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 204/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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6-26
MPC105 PCIB/MC User's Manual
MOTOROLA
The MPC105 provides the following SDRAM interface commands:
Bank-activate—Latches the row address and initiates a memory read of that row.
Row data is latched in SDRAM sense amplifiers and must be restored by issuing a
precharge command before another bank-activate is issued.
Precharge—Restores data from the sense amplifiers to the appropriate row. Also
initializes the sense amplifiers in preparation for reading another row in the SDRAM
array. A precharge command must be issued after a read or write, if the row address
changes on the next access. Note that the MPC105 uses MA10 to distinguish the
precharge-all-banks command. The SDRAMs must be compatible with this format.
Read-with-autoprecharge—Latches the column address and transfers data from the
selected sense amplifier to the output buffer as determined by the column address.
During each succeeding clock, additional data is output without additional read
commands. The amount of data transferred is determined by the burst size. At the
end of the burst, a precharge is performed by the SDRAM without the MPC105
issuing a precharge command. Note that the MPC105 uses MA10 to distinguish the
read-with autoprecharge command. The SDRAMs must be compatible with this
format.
Write-with-autoprecharge—Latches the column address and transfers data from the
data signals to the selected sense amplifier as determined by the column address.
During each succeeding clock, additional data is transferred to the sense amplifiers
from the data signals without additional write commands. The amount of data
transferred is determined by the burst size. At the end of the burst, a precharge is
performed by the SDRAM without the MPC105 issuing a precharge command.
Note that the MPC105 uses MA10 to distinguish the write-with-autoprecharge
command. The SDRAMs must be compatible with this format.
Refresh—Causes a row to be read in both memory banks (JEDEC SDRAM) as
determined by the refresh row address counter (similar to CBR). The refresh row
address counter is internal to the SDRAM device. After being read, a row is
automatically rewritten into the memory array. Before execution of refresh, both
memory banks must be in a precharged state.
Mode-set—Allows setting of SDRAM options. The options are CAS latency, burst
type, and burst length.
CAS latency depends upon the SDRAM device used (some SDRAMs provide CAS
latency of 1, 2, or 3, some provide CAS latency of 1, 2, 3, or 4, etc.).
Burst type must be chosen according to the 60x cache wrap (sequential).
Although some SDRAMs provide burst lengths of 1, 2, 4, 8, or a page, the MPC105
only supports a burst of four. Burst lengths of 1, 2, 8, and a page for SDRAMs are
not supported by the MPC105.
The mode register data (CAS latency, burst length, and burst type) is programmed
into MCCR4[SDMODE] by initialization software at reset. After
MCCR1[MEMGO] is set, the MPC105 then transfers the information in
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