參數(shù)資料
型號： MPC105
廠商： MOTOROLA INC
元件分類： 存儲控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁數(shù)： 33/311頁
文件大?。?/td> 1708K
代理商： MPC105
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MOTOROLA
Chapter 2. Signal Descriptions
2-5
Timing Comments
Assertion—May occur one cycle after BG0 (or DIRTY_OUT/BG1)
is asserted. XATS can only be asserted by a processor (that is, the
MPC105 cannot assert XATS).
Negation—Occurs one clock after assertion.
2.2.1.5 Address Bus (A0–A31)
The address bus (A0–A31) consists of 32 signals that are both input and output signals.
2.2.1.5.1 Address Bus (A0–A31)—Output
Following are the state meaning and timing comments for A0–A31 as output signals.
State Meaning
Asserted/Negated—Specifies the physical address for 60x bus
snooping or for an L2 copy-back operation.
Timing Comments
Assertion/Negation—Occurs coincident with TS. Once driven, these
signals remain stable for the entire address tenure.
High-impedance—Occurs on the cycle after the assertion of AACK.
2.2.1.5.2 Address Bus (A0–A31)—Input
Following are the state meaning and timing comments for A0–A31 as input signals.
State Meaning
Asserted/Negated—Specifies the physical address of the bus
transaction. For burst reads, the address is aligned to the critical
double-word address that missed in the instruction or data cache. For
burst writes, the address is aligned to the double-word address of the
cache line being pushed from the data cache.
Timing Comments
Assertion/Negation—Must occur on the same bus cycle as the
assertion of TS. Once driven, these signals remain stable for the
entire address tenure.
High-impedance—Occurs on the cycle after the assertion of AACK.
2.2.1.6 Transfer Type (TT0–TT4)
The transfer type (TT0–TT4) signals consist of five input/output signals on the MPC105.
2.2.1.6.1 Transfer Type (TT0–TT4)—Output
Following are the state meaning and timing comments for TT0–TT4 as output signals.
State Meaning
Asserted/Negated—Specifies the type of 60x bus transfer in progress
for snooping. Refer to Section 4.3.2.1, “Transfer Type Signal
Encodings,” for transfer type encodings.
Timing Comments
Assertion/Negation—The same as A0–A31.
High-impedance—The same as A0–A31.
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