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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 239/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Chapter 7. PCI Bus Interface
7-19
The address phase contains no valid information other than the command signals. There is
no explicit address, however AD31–AD0 are driven to a stable state and parity is generated.
Only one device (the system interrupt controller) on the PCI bus should respond to the
interrupt-acknowledge command by asserting DEVSEL. All other devices on the bus
should ignore the interrupt-acknowledge command.
During the data phase, the responding device returns the interrupt vector on AD31–AD0
when TRDY is asserted. The size of the interrupt vector returned is indicated by the byte
enable signals.
7.4.6.2 Special Cycle
The special-cycle command provides a mechanism to broadcast select messages to all
devices on the PCI bus. The special-cycle command contains no explicit destination
address, but is broadcast to all PCI agents.
When the MPC105 detects a write to the CONFIG_DATA register, it checks the enable flag
and the device number in the CONFIG_ADDR register. If the enable bit is set, the device
number is 0b1_1111, and the bus number corresponds to the local PCI bus (bus number =
0x00), then the MPC105 performs a special-cycle transaction on the local PCI bus. If the
bus number indicates a nonlocal PCI bus, the MPC105 performs a type 1 configuration
cycle translation, similar to any other configuration cycle for which the bus number does
not match.
The address phase contains no valid information other than the command signals. There is
no explicit address, however AD31–AD0 are driven to a stable state and parity is generated.
During the data phase, AD31–AD0 contain the message and an optional data field. The
message is encoded on the 16 least significant bits (AD15–AD0); the optional data field is
encoded on the most significant 16 lines (AD31–AD16). The special-cycle message
encodings are assigned by the PCI SIG Steering Committee. The current list of defined
encodings and how the MPC105 implements them are provided in Table 7-4.
Note that the power management configuration register (PMCR) controls which special-
cycle messages (if any) the MPC105 broadcasts to the PCI bus. See Section 3.2.4, “Power
Management Configuration Register (PMCR),” for a description of the PMCR.
Table 7-4. Special-Cycle Message Encodings
AD15–AD0
Message
Description
0x0000
SHUTDOWN
Indicates the MPC105 is entering the sleep power
saving mode
0x0001
HALT
Indicates the MPC105 is entering either the nap or
sleep power saving mode
0x0002
x86 architecture-specific
This message type is not used by the MPC105.
0x0003–0xFFFF
—
Reserved
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