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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 125/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Chapter 4. Processor Bus Interface
4-7
External arbitration (as provided by the MPC105) is required in systems in which multiple
devices must compete for the system bus. The MPC105 affects pipelining by regulating
address bus grants (BG0 and BG1), data bus grants (DBG0 and DBG1), and the address
acknowledge (AACK) signal. One-level pipelining is implemented by the MPC105 by
asserting AACK to the current address bus master and granting mastership of the address
bus to the next requesting master before the current data bus tenure has completed. Two
address tenures can occur before the current data bus tenure completes.
4.3 Address Tenure Operations
This section describes the three phases of the address tenure—address bus arbitration,
address transfer, and address termination.
4.3.1 Address Arbitration
The MPC105
provides arbitration for the processor address bus. The bus request (BR0 and
BR1) for the processor and the alternate master (in a multiprocessor configuration) are
external inputs to the arbiter. The bus grant signals for the processor and alternate master
(BG0 and BG1) are outputs. In addition to the external signals, there are internal request
and grant signals for snoop broadcast and L2 cast-out operations. If the MPC105 needs to
perform a snoop broadcast or L2 cast-out operation, it asserts the internal bus request. The
arbiter negates the external bus grants and asserts the internal bus grant for those operations.
Bus accesses are prioritized, with processor L1 cache copy-back operations having the
highest priority. L2 cast-out operations have the next highest priority, followed by snoop
and 60x bus requests. Bus requests signaled by the assertion of BR0 and BR1 have rotating
priority, unless an L1 cache copy-back operation is required. In these cases, the MPC105
grants higher priority to the processor requesting the cache copy-back.
Address bus parking is supported by the MPC105 through the use of the
PICR2[CF_APARK] bit. When this bit is set, the MPC105 parks the address bus (asserts
the address bus grant signal in anticipation of an address bus request) to the 60x processor
that most recently had mastership of the bus.
The processor and the alternate bus master qualify BG by sampling ARTRY in the negated
state prior to taking address bus mastership. The negation of ARTRY during the address
retry window (one cycle after the assertion of AACK) indicates that no address retry is
requested. The processor and the alternate bus master will not accept the address bus grant
during the ARTRY cycle or the cycle following if an asserted ARTRY is detected. The 60x
bus master that asserts ARTRY due to a modified cache block hit asserts its bus request
during the cycle following the assertion of ARTRY, and assumes the mastership of the bus
for the cache block push when it is given a bus grant.
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