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參數(shù)資料
| 型號(hào)： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲(chǔ)控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁(yè)數(shù)： | 241/311頁(yè) |
| 文件大小： | 1708K |
| 代理商： | MPC105 |
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MOTOROLA
Chapter 7. PCI Bus Interface
7-21
7.5.2 Error Reporting
PCI provides for the detection and signaling of both parity and other system errors. Two
signals are used to report these errors—PERR and SERR. The PERR signal is used
exclusively to report data parity errors on all transactions except special-cycles. SERR is
used for other error signaling including data parity errors on special-cycles, address parity
errors, and may be used to signal other system errors. Refer to Section 9.3.3, “PCI
Interface,” for a complete description of MPC105 actions on due to parity and other errors.
7.6 MPC105-Implemented PCI Sideband Signals
The PCI specification loosely defines a sideband signal as any signal not part of the PCI
specification that connects two or more PCI-compliant agents, and has meaning only to
those agents. The MPC105 implements three PCI sideband signals—ISA_MASTER,
FLSHREQ, and MEMACK. This section describes the use of these signals in a PCI bus
design.
7.6.1 ISA_MASTER
The ISA_MASTER signal provides a mechanism to access system memory for ISA devices
(or a PCI-to-ISA bridge) that cannot generate a full 32-bit address.
Normally, when using address map A, a PCI memory read or write command to addresses
in the range 0x8000_0000– 0xFFFF_FFFF generates an access to system memory.
However, if the PCI-to-ISA bridge runs a memory transaction that does not use a full 32-
bit address, access to system memory is impossible. Assertion of ISA_MASTER indicates
that an ISA master is requesting access to system memory.
The ISA_MASTER signal should be asserted coincident with the PCI-to-ISA bridge
receiving a PCI bus grant. When the MPC105 detects ISA_MASTER asserted (during the
address phase), the MPC105 automatically asserts DEVSEL to claim the transaction
regardless of the address in AD31–AD0. Due to the automatic assertion of DEVSEL when
ISA_MASTER is detected, possible bus contention can occur if the current transaction is
not truly intended for the MPC105 (system memory access).
If the PCI-to-ISA bridge can generate a full 32-bit address, the ISA_MASTER signal is
unnecessary and may be tied to V
DD
(high).
7.6.2 FLSHREQ and MEMACK
The FLSHREQ signal allows a PCI agent to request that the MPC105 flush its internal
buffers. The MEMACK allows the MPC105 to acknowledge that it has flushed its internal
buffers.
If a master on the PCI bus asserts FLSHREQ, the MPC105 stops accepting new
transactions from the 60x bus (except snoop copy-back operations), completes all
outstanding transactions, and then asserts MEMACK. The MPC105 holds MEMACK
asserted until two cycles after the master negates FLSHREQ. When FLSHREQ is negated,
the master must wait until after MEMACK is negated before it can reassert FLSHREQ.
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