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參數(shù)資料
| 型號(hào)： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲(chǔ)控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 228/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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7-8
MPC105 PCIB/MC User's Manual
MOTOROLA
A target must assert DEVSEL (claim the transaction) before or coincident with any other
target response (assert its TRDY, STOP, or data signals). In all cases except target-abort,
once a target asserts DEVSEL, it must not negate DEVSEL until FRAME is negated (with
IRDY asserted) and the last data phase has completed. With normal termination, negation
of DEVSEL coincides with the negation of TRDY or STOP.
If the first access maps into a target’s address range, that target asserts DEVSEL to claim
the access. But if the master attempts to continue the burst access across the resource
boundary, then the target must issue a target disconnect.
The MPC105 is hardwired for fast device select timing (PCI status register[10–9] = 0b00).
Therefore, when the MPC105 is the target of a transaction (system memory access), it
asserts DEVSEL one clock cycle following the address phase.
As a master, if the MPC105 does not see the assertion of DEVSEL within four clocks after
the address phase (five clocks after it asserts FRAME), it terminates the transaction with a
master-abort.
7.3.5 Byte Alignment
The byte enable (C/BE3–C/BE0, during a data phase) signals are used to determine which
byte lanes carry meaningful data. The byte enable signals may enable different bytes for
each of the data phases. The byte enables are valid on the edge of the clock that starts each
data phase and will stay valid for the entire data phase. Note that parity is calculated on all
bytes regardless of the byte enables. See Section 7.5.1, “Parity,” for more information.
If the MPC105, as a target, sees no byte enables asserted, it will complete the current data
phase with no permanent change. This implies that on a read transaction, the MPC105
expects that the data is not changed, and on a write transaction, the data is not stored.
7.3.6 Bus Driving and Turnaround
A turnaround-cycle is required, to avoid contention, on all signals that may be driven by
more than one agent. The turnaround-cycle occurs at different times for different signals.
The IRDY, TRDY, DEVSEL, and STOP signals use the address phase as their turnaround
cycle. FRAME, C/BE3–C/BE0, and AD31–AD0 signals use the idle cycle between
transactions as their turnaround cycle. The PERR signal has a turnaround cycle on the
fourth clock after the last data phase. An idle cycle is when both FRAME and IRDY are
negated.
The address/data signals, AD31–AD0, are driven to a stable condition during every address/
data phase. Even when the byte enables indicate that byte lanes carry meaningless data, the
signals carry stable values. Parity is calculated on all bytes regardless of the byte enables.
See Section 7.5.1, “Parity,” for more information.
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