參數(shù)資料
型號(hào)： MPC105
廠商： MOTOROLA INC
元件分類： 存儲(chǔ)控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁(yè)數(shù)： 73/311頁(yè)
文件大?。?/td> 1708K
代理商： MPC105
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MOTOROLA
Chapter 3. Device Programming
3-9
3.2 Configuration Registers
This section describes the programmable configuration registers of the MPC105. These
registers are generally setup by initialization software following a power-on reset or hard
reset, or by error handling routines. All the internal registers are intrinsically little-endian.
In the following register descriptions, bit 0 is the least significant bit of the register.
Any reserved bits in the following register descriptions are not guaranteed to have
predictable values. Software must preserve the values of reserved bits when writing to a
configuration register. Also, when reading from a configuration register, software should
not rely on the value of any reserved bit remaining consistent.
3.2.1 Configuration Register Access
When using address map A, the MPC105 configuration registers are accessed by an indirect
method. The 32-bit register address (0x8000_00
nn
, where
nn
is the address offset of the
desired configuration register—see Table 3-3 and Figure 3-6) is written to 0x8000_0CF8
(0x8006_7018 in discontiguous mode). Then, the data is accessed at addresses
0x8000_0CFC–0x8000_0CFF (0x8006_701C–0x8006_701F in discontiguous mode).
When using map B, the MPC105 configuration registers are accessed directly at address
0xF8FF_F0
nn
, where
nn
is the address offset of the desired configuration register (see
Table 3-3 and Figure 3-6).
Certain configuration bits for the MPC105 can also be accessed at the addresses
0x8000_0092, 0x8000_081C and 0x8000_0850. These are compatible with the example
system described by the
PowerPC Reference Platform Specification
. See Section 3.2.9,
“External Configuration Registers,” for more information.
3.2.1.1 Configuration Register Access in Little-Endian Mode
In little-endian mode (both processor and the MPC105), the program should access the
configuration registers using the above methods. The data appears in the 60x processor
register in descending significance byte order (MSB to LSB) at the time it is stored to the
MPC105. For the indirect-access method, the configuration register address in the
processor register should appear (as data appears) in descending significance byte order
(MSB to LSB) at the time it is stored to the MPC105.
Example:
Map A configuration sequence, 4-byte data write to register at address offset
0xA8
Initial values:r0 contains 0x8000_00A8
r1 contains 0x8000_0CF8
r2 contains 0xAABB_CCDD
Register at 0xA8 contains 0xFFFF_FFFF (AB to A8)
Code sequence: stw
r0,0(r1)
stw
r2,4(r1)
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