參數(shù)資料
型號： MPC105
廠商： MOTOROLA INC
元件分類： 存儲控制器/管理單元
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 1G X 8, DRAM CONTROLLER, PBGA304
封裝： BGA-304
文件頁數(shù)： 42/311頁
文件大小： 1708K
代理商： MPC105
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2-14
MPC105 PCIB/MC User's Manual
MOTOROLA
Timing Comments
Assertion/Negation—See Chapter 5, “Secondary Cache Interface,”
for more detailed timing information.
2.2.2.1.5 Hit (HIT)—Input
The hit (HIT) signal is an input on the MPC105. The polarity of the HIT signal is
programmable by using the PICR2[CF_HIT_HIGH] parameter; see Section 3.2.7,
“Processor Interface Configuration Registers,” for more information. Following are the
state meaning and timing comments for the HIT signal.
State Meaning
Asserted—Indicates that the L2 cache has detected a hit.
Negated—Indicates that the L2 cache has not detected a hit.
Note that the polarity of HIT is programmable.
Timing Comments
Assertion/Negation—The HIT signal should be valid when the L2
hit delay after TS expires, and held valid until the end of the address
phase. The L2 hit delay is programmable by using the
PICR2[CF_L2_HIT_DELAY] parameter.
2.2.2.1.6 Tag Address Latch Enable/Burst Address 0 (TALE/BA0)—Output
The TALE/BA0 signal is an output on the MPC105. Following are the state meaning and
timing comments for the TALE/BA0 signal.
State Meaning
Asserted—For a burst SRAM configuration, deselects the L2 data
RAM in early write mode (PICR2[CF_WMODE] = 0b11); see
Section 5.3.2.4, “CF_WMODE,” for more information
–or–
For an asynchronous SRAM configuration, indicates the most
significant bit of the burst address.
Negated—For a burst SRAM configuration, selects the L2 data
RAM for early write mode.
Timing Comments
Assertion/Negation—For a burst SRAM configuration, the MPC105
negates TALE/BA0 when TS goes active and asserts TALE/BA0
when AACK goes active. The MPC105 also asserts TALE/BA0
when aborting a write cycle in early write mode.
–or–
For an asynchronous SRAM configuration, the MPC105 may change
the state of TALE/BA0 after ADS/DALE is negated.
2.2.2.1.7 Tag Address Latch Output Enable (TALOE)—Output
The TALOE signal is an output on the MPC105. Following are the state meaning and
timing comments for the TALOE signal.
State Meaning
Asserted—Indicates that the address latch should drive the high-
order L2 local address bus for tag lookup or tag write.
Negated—Indicates that the address latch should be released to the
high-impedance state.
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