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參數(shù)資料
| 型號： | MPC105 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 存儲控制器/管理單元 |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 1G X 8, DRAM CONTROLLER, PBGA304 |
| 封裝： | BGA-304 |
| 文件頁數(shù)： | 258/311頁 |
| 文件大?。?/td> | 1708K |
| 代理商： | MPC105 |
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9-6
MPC105 PCIB/MC User's Manual
MOTOROLA
If the read transaction is initiated by the 60x processor, or by a PCI master with bit 6 of the
PCI command register cleared, then the error status information is latched, but the
transaction continues and terminates normally. If the transaction is initiated by a PCI master
and bit 6 of the PCI command register is set, the PCI interface of the MPC105 signals a
target-abort for the current transaction (if it has not completed).
9.3.2.1 System Memory Read Data Parity Error
When MCCR1[PCKEN] is set, the MPC105 checks memory parity on every memory data
read cycle and generates the parity data on every memory data write cycle that emanates
from the MPC105 but does not check the parity data. The 60x processor generates parity
on 60x writes to system memory. When a read parity error occurs, ErrDR1[2] is set.
9.3.2.2 System Memory Select Error
A memory select error occurs when a system memory transaction address falls outside of
the physical memory boundaries. When a memory select error occurs, ErrDR1[5] is set.
If a write transaction causes the memory select error, the write data is simply ignored. If a
read transaction causes the memory select error, meaningless data is returned. No RAS
signals are asserted in either case.
9.3.2.3 L2 Cache Read Data Parity Error
When ErrEnR2[4] is set, the MPC105 checks L2 cache parity on every L2 cache data read
cycle and generates the parity data on every L2 cache data write cycle that emanates from
the MPC105 but does not check the parity data. The 60x processor generates parity on 60x
writes to the L2 cache. When an L2 cache read parity error occurs, ErrDR2[4] is set.
9.3.3 PCI Interface
The MPC105 supports the error detection and reporting mechanism specified in the
PCI
Local Bus Specification, Revision 2.0
. The MPC105 keeps error information and sets the
appropriate error flags when a PCI error occurs (provided the corresponding enable bit is
set), independent of whether the PCI command register is programmed to respond to or
detect the specific error.
In cases of PCI errors, ErrDR1[3] is set to indicate that the error is due to a PCI transaction.
In most cases, ErrDR2[7] is cleared to indicate that the error address in the 60x/PCI error
address register is valid. In these cases, the error address is the address as seen by the PCI
bus, not the 60x bus address.
If NMI is asserted, the MPC105 cannot provide the error address and the corresponding bus
error status. In such cases, ErrDR2[7] is set to indicate that the error address in the 60x/PCI
error address register is not valid.
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