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參數(shù)資料
| 型號： | 64F2214TE16 |
| 英文描述： | Microcontroller |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 302/865頁 |
| 文件大?。?/td> | 2810K |
| 代理商： | 64F2214TE16 |
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336
9.13.2
Register Configuration
Table 9-24 shows the port G register configuration.
Table 9-24 Port G Registers
Name
Abbreviation
R/W
Initial Value*
2
Address*
1
Port G data direction register
PGDDR
W
H'10/H'00*
3
H'FE3F
Port G data register
PGDR
R/W
H'00
H'FF0F
Port G register
PORTG
R
Undefined
H'FFBF
Notes: *1 Lower 16 bits of the address.
*2 Value of bits 4 to 0.
*3 Initial value depends on the mode. Initialized to H'10 in modes 4 and 5, and to H'00 in
modes 6 and 7.
(1) Port G Data Direction Register (PGDDR)
7
—
Undefined
—
Undefined
—
6
—
Undefined
—
Undefined
—
5
—
Undefined
—
Undefined
—
4
PG4DDR
1
W
0
W
3
PG3DDR
0
W
0
W
0
PG0DDR
0
W
0
W
2
PG2DDR
0
W
0
W
1
PG1DDR
0
W
0
W
Bit
:
Modes 4 and 5 :
Initial value
:
R/W
:
Modes 6 and 7 :
Initial value
:
R/W
:
PGDDR is an 8-bit write-only register, the individual bits of which specify input or output for the
pins of port G. PGDDR cannot be read. Also, bits 7 to 5 are reserved, and will return an
undefined value if read.
Bit PG4DDR is initialized to 1 (modes 4 and 5) or 0 (modes 6 and 7) by a power-on reset and in
hardware standby mode. PGDDR retains its previous state after a manual reset and in software
standby mode. The OPE bit in SBYCR is used to select whether the bus control output pins retain
their output state or become high-impedance when a transition is made to software standby mode.
(a)Modes 4 to 6
Pins PG4 to PG1 function as bus control signal output pins (
CS0 to CS3) when the
corresponding PGDDR bits are set to 1, and as input ports when the bits are cleared to 0.
Pin PG0 functions as an output port when the corresponding PGDDR bit is set to 1, and as an
input port when the bit is cleared to 0.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 64F2214TF16 | Microcontroller |
| 651-(SERIES) | Analog IC |
| 652-(SERIES) | Analog IC |
| 652-100 | Analog IC |
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