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參數(shù)資料
| 型號(hào)： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁(yè)數(shù)： | 84/609頁(yè) |
| 文件大小： | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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XRT79L71
PRELIMINARY
159
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
REV. P2.0.0
FIFO_READ pointer has incremented around to this particular position within the FIFO. Hence, for 16-bit
mode operation, the Jitter Attenuator FIFO imposes a nominal latency of 8 bit periods.
Configuring the Jitter Attenuator FIFO Depth to 16 bits:
The user can configure the Jitter Attenuator FIFO to operate with a depth of 16 bits by executing the procedure
presented in Section 4.2.6.2.2.
Operating with a Jitter Attenuator FIFO depth of 32 bits.
If the Jitter Attenuator FIFO is configured to operate with a depth of 32 bits, then the following is true.
a. When the XRT79L71 first powers up, or experiences a Hardware RESET, then the location of the FIFO
READ and FIFO WRITE pointers will be 16 bits (or one-half the FIFO size) apart from each other.
b. As a consequence, data, which is applied to the Jitter Attenuator block (via the In_POS and In_NEG
input pins) will be written into the FIFO (into a location determined by the FIFO WRITE pointer). This
same data will be read out of the FIFO approximately 16 bit periods later once the FIFO_READ pointer
has incremented around to this particular position within the FIFO. Hence, for 32-bit mode operation, the
Jitter Attenuator FIFO imposes a nominal latency of 16 bit periods.
Configuring the Jitter Attenuator FIFO Depth of 32 bits:
The user can configure the Jitter Attenuator FIFO to operate with a depth of 32 bits by executing the procedure
presented in Section 4.2.6.2.2.
WRITING DATA INTO THE FIFO
The Jitter Attenuator block accepts data via the In_POS and In_NEG input pins. Data on these pins are
sampled and written into the 2-Channel Jitter Attenuator FIFO upon the appropriate edge of the In_CLK input
signal. The exact location (within the FIFO) that this data is written to, depends upon the location of the
FIFO_WRITE pointer. Once a given sample of data has been loaded into the FIFO (at the location specified by
the FIFO_WRITE pointer), the location of the FIFO_WRITE pointer will then be incremented to the next
position within the FIFO, and the process repeats during the next period of In_CLK. It is appropriate to think of
the Jitter Attenuator FIFO as a circular-buffer, in the sense that once the FIFO_WRITE pointer has reached the
last bit, within the FIFO, it will wrap-around back to the first bit, within the FIFO. This concept is discussed in
greater detail, in the FIFO Limit Alarm section of this data sheet.
It is important to note that the writing of data into the FIFO, and the incrementing of the FIFO_WRITE pointer is
synchronized to the In_CLK (jittery clock) input signal.
READING DATA FROM THE FIFO
The Jitter Attenuator block, within the XRT79L71, reads out data from the Jitter Attenuator FIFO, and outputs
this data via the Out_POS and Out_NEG output pins. Data is output via these pins, upon the appropriate edge
of the Out_CLK output signal. The exact location (within the FIFO) that this data is read from, depends upon
the location of the FIFO_READ pointer. Once a given sample of data has been extracted from the FIFO (at the
location specified by the FIFO_READ pointer), the FIFO_READ pointer will then be incremented to the next
position within the FIFO, and the process repeats, during the next period of Out_CLK. As in the case of the
FIFO_WRITE pointer, it is appropriate to think of the Jitter Attenuator FIFO as a circular buffer in the sense that
once FIFO_READ pointer has reached the last bit, within the FIFO, it will wrap-around back to the first bit,
within the FIFO. This concept is discussed in greater detail, in the FIFO Limit Alarm section of this data sheet.
It is important to note that the reading of data from the FIFO, and the incrementing of the FIFO_READ pointer
is synchronized to the Out_CLK (smoothed clock) output signal.
THE FIFO LIMIT ALARM
Whenever the XRT79L71 is initially powered-up, or experiences a Hardware RESET, the locations of the
FIFO_WRITE and FIFO_READ pointers (within the Jitter Attenuator block) will initially be 8 bit positions (if the
Jitter Attenuator FIFO depth is configured to be 16-bits) or 16 bit positions apart from each other (if the Jitter
Attenuator FIFO depth is configured to be 32-bits).
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