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參數(shù)資料
| 型號： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 408/609頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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XRT79L71
PRELIMINARY
451
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
REV. P2.0.0
The XRT79L71 will be configured to operate in the Local-Timing Mode. In other words, the Transmit Section
of the XRT79L71 will use the "TxInClk" input signal as its timing source.
In this mode, the XRT79L71 will use the "TxInClk" signal to derive the "TxNibClk" signal.
For E3 Applications, the "TxNibClk" frequency is exactly one-fourth of the "TxInClk" clock signal (or
8.592MHz).
Since the XRT79L71 is configured to operate in the "Nibble-Parallel" Mode, it will sample and latch the data,
being applied to the "TxNib[3:0]" input pin upon the third rising edge of "TxInClk" input clock signal, following
a given rising edge of the "TxNibClk" output clock signal.
The XRT79L71 will pulse the "TxNibFrame" output pin coincident to whenever the Transmit Payload Data
Input Interface is processing the very last bit within a given E3 frame.
Mode 6 Operation of the Transmit Payload Data Input Interface Block
Whenever the XRT79L71 has been configured to operate in this mode, it will function as the source of a
Nibble-Clock signal (via the "TxNibClk" output signal).
NOTE: For "Mode 6" Operation, the "TxNibClk" output signal is ultimately derived from the "TxInClk" input signal.
The "System-Side" Terminal Equipment should output the payload data (that is to be transported via the
"outbound" E3 data-stream) in a "Nibble-Parallel" manner via its "E3_Data_Out[3:0]" output pins. The user is
advised to design (or configure) the System-Side Terminal Equipment circuitry such that it will update the data
(via the "E3_Data_Out[3:0]" output pins) upon the rising edge of the "TxNibClk" clock signal (at its
"E3_Nib_Clock_In" input pins) as depicted below in Figure 217.
The XRT79L71 will latch the contents of the "TxNib[3:0]" input pins, upon the third rising edge of the "TxInClk"
signal following a given rising edge in the "TxNibClk" signal. The XRT79L71 will indicate that it is processing
the very last nibble of a given E3 frame by pulsing its "TxNibFrame" output pin "HIGH" for one nibble-period.
Whenever the System-Side Terminal Equipment detects this pulse at its "Tx_End_of_Frame" input pin, then it
is expected to begin the transmission of the contents of the very next outbound E3 frame, via the
"E3_Data_Out[3:0]" output (or "TxNib[3:0]" input pins).
FIGURE 216. AN ILLUSTRATION OF HOW TO INTERFACE THE "SYSTEM-SIDE TERMINAL EQUIPMENT" SIGNALS FOR
MODE 6 (NIBBLE-PARALLEL/LOCAL-TIMING/FRAME MASTER) MODE OPERATION
System-Side Terminal
Equipment
XRT79L71 DS3/E3
Framer IC
E3_Data_Out[3:0]
E3_Nib_Clock_In
Tx_End_of_Frame
TxNib[3:0]
TxNibClk
TxNibFrame
NibInt
VCC
4
34.368MHz Clock Source
TxInClk
8.592MHz
TxOH_Ind
E3_OH_Ind
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