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參數(shù)資料
| 型號： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 193/609頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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XRT79L71
PRELIMINARY
257
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
REV. P2.0.0
The XRT79L71 will pulse the RxFrame output pin "High" for one RxCLK or Nibble Period coincident to
whenever it outputs the very first nibble within a given DS3 frame via the RxNib[3:0] output pins. The
RxFrame output pin will be held "Low" at all other times.
Figure 111 presents an illustration of how to interface the System-Side Terminal Equipment to the Receive
Payload Data Output Interface block of the XRT79L71 for Nibble-Parallel Mode Operation.
Nibble-Parallel Mode Operation of the Receive Payload Data Output Interface Block
Whenever the XRT79L71 has been configured to operate in the Nibble-Parallel Mode, then the Receive
Payload Data Output Interface block will function as the source of a Nibble Clock signal via the RxCLK output
signal.
The Receive Payload Data Output Interface block will output all of the payload data that has been extracted out
to the incoming DS3 data-stream in a Nibble-Parallel Mode via the RxNib[3:0] output pins. In contrast to
whenever the Receive Payload Data Output Interface block is configured to operate in the Serial Mode, no
overhead bits will be output via the RxNib[3:0] output pins, whenever the Receive Payload Data Output
Interface block has been configured to operate in the Nibble-Parallel Mode. As mentioned earlier, the Receive
Payload Data Output Interface block will output this data upon the falling edge of the RxCLK signal. As a
consequence, the user is advised to design or configure the System-Side Terminal Equipment circuitry to
sample and latch this data via the DS3_Data_In[3:0] input pins upon the rising edge of RxCLK
(Rx_DS3_Clock_In), as depicted below in Figure 112.
The Receive Payload Data Output Interface block within the XRT79L71 will indicate that it is processing the
very first payload nibble of a given DS3 frame by pulsing the RxFrame output pin "High" for one nibble-period.
The RxFrame output pin will be held "Low" at all other times.
Finally, since (for DS3 Applications) the Receive Payload Data Output Interface block within the XRT79L71
does not process nor output any overhead bits, then there is no need for it to distinguish the payload bits from
the overheads bits, as this data is output via the RxNib[3:0] output pins. As a consequence, whenever the
XRT79L71 is configured to operate in both the DS3 and the Nibble-Parallel Mode, the RxOH_Ind output pin will
ALWAYS be held "Low".
The Frequency of the RxClk Signal for DS3, Nibble-Parallel Mode Operation
As mentioned above, whenever the Receive Payload Data Input Interface has been configured to operate in
the Nibble-Parallel Mode, it will NOT process the DS3 overhead bits. Only DS3 payload data is processed
through the Receive Payload Data Input Interface (e.g., via the RxNib[3:0] input pins). As a consequence, the
frequency of the RxClk signal for Nibble-Parallel Mode applications will NOT simply be 44.736MHz/4 or
11.184MHz.
FIGURE 111. AN ILLUSTRATION OF HOW TO INTERFACE THE SYSTEM-SIDE TERMINAL EQUIPMENT TO THE RECEIVE
PAYLOAD DATA OUTPUT INTERFACE BLOCK OF THE XRT79L71 FOR NIBBLE-PARALLEL MODE OPERATION
System-Side Terminal Equipment
(Receive Payload Section)
XRT79L71 DS3/E3 Framer
DS3_Data_In[3:0]
Rx_DS3_Clock_In
Rx_Start_of_Frame
RxClk
RxFrame
11.184 MHz Clock Signal
RxNib[3:0]
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