參數(shù)資料
型號(hào)： XRT79L71IB-F
廠商： Exar Corporation
文件頁(yè)數(shù)： 597/609頁(yè)
文件大?。?/td> 0K
描述： IC LIU/FRAMER DS3/E3 1CH 208BGA
標(biāo)準(zhǔn)包裝： 126
控制器類型： DS3/E3 調(diào)幀器
接口： LIU
電源電壓： 3.15 V ~ 3.45 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 208-LBGA
供應(yīng)商設(shè)備封裝： 208-STBGA（17x17）
包裝： 托盤
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XRT79L71
PRELIMINARY
73
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
REV. P2.0.0
4.2.1.1
Mode 1 - Serial/Loop-Timing Mode Operation of the Transmit Payload Data Input Interface
Block
If the XRT79L71 is configured to operate in Mode 1 then all of the following is true.
The XRT79L71 will be configured to operate in the Loop-Timing Mode. In other words, the Transmit Section
of the XRT79L71 will use the Recovered Clock signal from the Receive DS3 LIU Block as its timing source.
Since the XRT79L71 is configured to operate in the Serial-Mode, it will sample and latch the data, being
applied to the TxSer input pin upon the rising edge of the RxOutClk output signal.
The XRT79L71 will pulse the TxFrame output pin "High" for one bit period coincident to whenever the
Transmit Payload Data Input Interface block is processing the very last bit within a given DS3 frame.
Figure 30 presents an illustration of how to interface the System-Side Terminal Equipment to the Transmit
Payload Data Input Interface block of the XRT79L71, for Mode 1 operation.
TABLE 14: A SUMMARY OF THE "TRANSMIT PAYLOAD DATA INPUT INTERFACE" MODES
MODE
NIBBLE-
PARALLEL/
SERIAL MODE
SOURCE OF "SYSTEM-SIDE TERMINAL EQUIPMENT" CLOCK
FRAMING
ALIGNMENT TIMING
SOURCE
1
Serial
Loop-Timing Mode:
The XRT79L71 will output a 44.736MHz clock signal via the "RxOutClk"
output pin. This clock signal is ultimately derived from Recovered Line
Clock (from Receive DS3/E3 LIU Block).
Asynchronous
upon Power up.
2
Serial
Local-Timing Mode:
The user is expected to apply a 44.736MHz clock signal to the TxInClk
Input pin
TxFrameRef Input
3
Serial
Local-Timing Mode:
The user is expected to apply a 44.736MHz clock signal to the TxInClk
Input pin
Asynchronous
upon Power up
4
Nibble-Parallel Loop-Timing Mode:
The XRT79L71 will output an 11.184MHz "Nibble-Clock" signal (via the
"TxNibClk" output). This clock signal is ultimately derived from the Recov-
ered Line Clock (from the Receive DS3/E3 LIU Block).
Asynchronous
upon Power up
5
Nibble-Parallel Local-Timing Mode:
The user is expected to apply a 44.736MHz clock to the TxInClk input pin.
The XRT79L71 will use the TxInClk signal to derive the 11.184MHz clock
signal (which is output via the "TxNibClk" output pin).
TxFrameRef Input
pin
6
Nibble-Parallel Local-Timing Mode:
The user is expected to apply a 44.736MHz clock signal to the TxInClk
input pin. The XRT79L71 will use the TxInClk signal to derive the
11.184MHz clock signal (which is output via the "TxNibClk" output pin).
Asynchronous
upon Power up
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