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參數(shù)資料
| 型號： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 503/609頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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PRELIMINARY
XRT79L71
536
REV. P2.0.0
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
the above-mentioned process by reading out the contents of the TR byte, within this first E3 frame and writing
the contents of this TR byte into the Receive Trail-Trace Message Register - Byte 1, as so on.
How the Receive Trail-Trace Message Controller Identifies the very first incoming E3 frame, within a
Trail-Trace Message Super-Frame
Earlier in this section, we mentioned that of the 16 TR bytes within a given Trail-Trace Message Super-Frame
only the Frame-Start Marker byte or the TR byte within the very first E3 frame within this Trail-Trace Message
Super-Frame has its MSB (most significant bit) set to "1". The MSB's within all of the remaining 15 TR bytes
will be set to "0".
As the Receive Trail-Trace Message Controller block receives each of the TR bytes, within the incoming E3
data-stream it will search for the Frame Start Marker TR byte.
Once the Receive Trail-Trace Message
Controller block locates this Frame Start Marker byte, then it will (1) read out the contents of this Frame Start
Marker byte, and (2) it will write this data into the Receive Trail-Trace Message Register - Byte 1. At this point,
the Receive Trail-Trace Message Controller block has acquired framing alignment with the incoming Trail-
Trace Buffer Super Frame, and at this point will proceed to read out the contents of the TR within all
subsequent E3 frames, and write the contents of these TR bytes into the appropriate one of 16 Receive Trail-
Trace Message Registers (e.g., Receive Trail-Trace Message Register - Byte 1 through Receive Trail-Trace
Message Register - Byte 16). As the Receive Trail-Trace Message Controller block receives and processes
the contents of these TR bytes, it will continue to check and make sure that it has proper framing alignment
with the incoming Trail-Trace Message Super Frame. In other words, the Receive Trail-Trace Message
Controller block will continue to verify that it is properly receiving the Frame-Start Marker byte every 16 frames,
and that the Frame-Start Marker is consistently located in the correct incoming E3 frame. Finally, the Receive
Trail-Trace Message Controller block will also parse through and check for any changes in content within the
incoming Trail-Trace Message.
What happens if there is a change in the incoming Trail-Trace Message?
If the Receive Trail-Trace Message Controller block detects a change in the content of the incoming Trail-Trace
Message, or if the Receive Trail-Trace Message Controller detects a change in Trail-Trace Message Super-
Frame alignment, then it will do the following.
1.
It will generate the Change in Receive Trail-Trace Message Interrupt. The Receive Trail-Trace Message
Controller will indicate that it is generating this interrupt request by asserting the Interrupt Request output
pin by pulling it "Low" and by setting Bit 6 (Change in Receive Trail-Trace Message Interrupt Status)
within the Receive E3 Interrupt Status Register # 2 to "1" as depicted below.
2.
The Receive Trail-Trace Message Controller will proceed to receive and write the contents of this newly
received Trail-Trace Message into the Receive Trail-Trace Message Registers.
For completeness, the address locations and bit-formats of each of the Receive Trail-Trace Message registers
are presented below.
Receive E3 Interrupt Status Register # 2 - G.832 (Address = 0x1115)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Unused
Change in
RxTTB
Message
Interrupt
Status
Reserved
Detection of
FEBE Event
Interrupt
Status
Change in
FERF/RDI
Defect
Condition
Interrupt
Status
Detection of
BIP-8 Error
Interrupt
Status
Detection of
Framing
ByteError
Interrupt
Status
RxPLD
Mismatch
Interrupt
Status
R/O
RUR
R/O
RUR
0
1
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XRT81L27IV-F | IC LIU EI 7CH 3.3V 128TQFP |
| XRT82D20IW-F | IC LIU E1 SGL 28SOJ |
| XRT82L24AIV-F | IC LIU E1 QAUD 100TQFP |
| XRT83D10IW | IC LIU T1/E1 SGL 28SOJ |
| XRT83L30IV-F | IC LIU LH/SH T1/E1 SGL 64TQFP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XRT79L72 | 制造商:EXAR 制造商全稱:EXAR 功能描述:2 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
| XRT79L72IB | 制造商:EXAR 制造商全稱:EXAR 功能描述:2 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
| XRT79L73 | 制造商:EXAR 制造商全稱:EXAR 功能描述:3 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
| XRT79L73IB | 制造商:EXAR 制造商全稱:EXAR 功能描述:3 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
| XRT79L74 | 制造商:EXAR 制造商全稱:EXAR 功能描述:4 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
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