參數(shù)資料
型號(hào)： XRT79L71IB-F
廠商： Exar Corporation
文件頁(yè)數(shù)： 83/609頁(yè)
文件大?。?/td> 0K
描述： IC LIU/FRAMER DS3/E3 1CH 208BGA
標(biāo)準(zhǔn)包裝： 126
控制器類型： DS3/E3 調(diào)幀器
接口： LIU
電源電壓： 3.15 V ~ 3.45 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 208-LBGA
供應(yīng)商設(shè)備封裝： 208-STBGA（17x17）
包裝： 托盤
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PRELIMINARY
XRT79L71
158
REV. P2.0.0
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
essentially be shorted to the Out_POS output signal and the In_NEG input signal will essentially be shorted to
the Out_NEG. Data residing on the In_POS and In_NEG input pins will not be clocked into the Jitter Attenuator
FIFO via the In_CLK input signal. Further, data will not be clocked out (via the Out_POS and In_NEG_n output
pins) upon the Out_CLK_n output signal. This data will simply propagate through the Jitter Attenuator block,
just as if it were three wires.
The user can enable or disable the Jitter Attenuator PLL, within the XRT79L71 by executing the procedure
presented in Section 4.2.6.2.2.
4.2.6.2.1.2
The Jitter Attenuator FIFO
The Jitter Attenuator Block contains a 2-Channel FIFO.
The purpose of this FIFO is to permit the Jitter
Attenuator to absorb any instantaneous frequency differences between the In_CLK input signal and the
Out_CLK output signal and to mitigate the occurrences of bit-errors.
The Jitter Attenuator FIFO actually consists of 2 FIFO channels, in the sense that one FIFO channel is
dedicated for the Positive-Polarity Data (e.g., the In_POS to Out_POS path) and the other FIFO channel is
dedicated for the Negative-Polarity Data (e.g., the In_NEG to Out_NEG path). The Physical Architecture of the
2-Channel Jitter Attenuator FIFO is presented below inFigure 72.
NOTE: The Logical Architecture of the Jitter Attenuator FIFO is presented in the next section.
SELECTING THE FIFO SIZE
The user can configure the Jitter Attenuator FIFO to operate with a depth of either 16 or 32 bits. A description
of how to configure the FIFO to operate with a 16 or 32 depth and its operation, is presented below in Section
4.2.6.2.2Operating with a Jitter Attenuator FIFO Depth of 16 bits
If the Jitter Attenuator FIFO is configured to operate with a depth of 16 bits, then the following is true.
a. When the XRT79L71 first powers up, or experiences a Hardware RESET, then the location of the
FIFO_READ and FIFO_WRITE pointers will be 8 bits (or one-half the FIFO Size) apart from each other.
b. As a consequence, data, which is applied to the Jitter Attenuator block (via the In_POS_n and
In_NEG_n input pins) will be written into the FIFO (into a location determined by the FIFO_WRITE
pointer).
This same data will be read out of the FIFO approximately 8 bit periods later once the
FIGURE 72. ILLUSTRATION OF THE PHYSICAL ARCHITECTURE OF 2-CHANNEL JITTER ATTENUATOR FIFO ARCHITEC-
TURE WITHIN THE
JITTER ATTENUATOR BLOCK
16/32 bit FIFO (for Positive Polarity Data)
16/32 bit FIFO (for Negative Polarity Data)
In_POS
In_NEG
In_CLK
Out_POS
Out_NEG
Out_CLK
From Jitter Attenuator
PLL Block
FIFO WRITE
Clock Signal
FIFO READ
Clock Signal
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PDF描述
XRT81L27IV-F IC LIU EI 7CH 3.3V 128TQFP
XRT82D20IW-F IC LIU E1 SGL 28SOJ
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XRT83D10IW IC LIU T1/E1 SGL 28SOJ
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參數(shù)描述
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XRT79L72IB 制造商:EXAR 制造商全稱:EXAR 功能描述:2 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC
XRT79L73 制造商:EXAR 制造商全稱:EXAR 功能描述:3 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC
XRT79L73IB 制造商:EXAR 制造商全稱:EXAR 功能描述:3 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC
XRT79L74 制造商:EXAR 制造商全稱:EXAR 功能描述:4 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC
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