參數(shù)資料
型號(hào)： XRT79L71IB-F
廠商： Exar Corporation
文件頁(yè)數(shù)： 132/609頁(yè)
文件大小： 0K
描述： IC LIU/FRAMER DS3/E3 1CH 208BGA
標(biāo)準(zhǔn)包裝： 126
控制器類型： DS3/E3 調(diào)幀器
接口： LIU
電源電壓： 3.15 V ~ 3.45 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 208-LBGA
供應(yīng)商設(shè)備封裝： 208-STBGA（17x17）
包裝： 托盤
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PRELIMINARY
XRT79L71
202
REV. P2.0.0
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
block will do is to begin to look for valid DS3 frames by first searching for the F-bits. At this initial point the
Receive DS3 Framer block will be operating in the F-Bit Search state within the DS3 Frame Acquisition/
Maintenance algorithm state machine diagram. In order to clearly convey the mode that the Receive DS3
Framer block is currently operating in, Figure 91 has been repeated below, with the F-Bit Search state shaded.
Recall from the discussion in Section 4.1, that each DS3 F-frame consists of four (4) F-bits that occur in a
repeating "1001" pattern. The Receive DS3 Framer block will attempt to locate this F-bit pattern by performing
five (5) different searches in parallel.
The F-bit search has been declared successful if at least 10 or 16
(depending upon user configuration) consecutive F-bits are properly detected. At this point, the Receive DS3
Framer block will declare the F-Bit Sync condition. After the F-Bit Sync condition has been declared, the
Receive DS3 Framer block will then transition to the M-Bit Search state within the DS3 Frame Acquisition/
Maintenance algorithm (per Figure 92).
Configuration Options associated with the F-Bit Search State
The Receive DS3 Framer block circuitry contains the following two sets of configuration options that permit the
user to select their criteria for declaration of F-Bit Sync.
The details associated with each of these
configuration options are presented below.
F-bit Sync is Declared after 10 or 16 consecutive correct F-bits
By default, when the Receive DS3 Framer block within the XRT79L71 is operating in the F-Bit Search state
within the DS3 Frame Acquisition/Maintenance state machine, it will declare F-bit Sync and move on to the M-
Bit Search state upon the successful detection of 10 consecutive F-bits. The XRT79L71 Command Register
set permits the user to modify the F-bit Sync declaration criteria such that the Receive DS3 Framer block will
declare F-bit Sync after the successful detection of 16 F-bits.
The user can accomplish this by setting Bit 1 (F-Algorithm), within the Receive DS3 Sync Detect Register to "1"
(as illustrated below).
FIGURE 92. THE STATE MACHINE DIAGRAM FOR THE RECEIVE DS3 FRAMER BLOCK'S FRAME ACQUISTION/MAINTE-
NANCE
ALGORITHM (WITH THE F-BIT SEARCH STATE SHADED)
F-Bit Search
M-Bit Search
F-Bit Synch
Achieved
In-Frame
RxOOF pin
is Negated.
10 Consecutive F-bits
Correctly Received
Parity Check
(Only if Framing
on Parity is
Selected)
M-bits Correctly
Detected for 3
Consecutive M-Frames
(Framing on Parity is
Selected)
M-bits Correctly
Detected for 3
Consecutive M-Frames
(Framing on Parity is
Not Selected)
OOF Criteria
based upon values
for F-Sync Algo
and M-Sync Algo
Valid Parity
Parity Error in
2 out of 5 frames
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