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參數(shù)資料
| 型號： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 512/609頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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XRT79L71
PRELIMINARY
41
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
REV. P2.0.0
3.
While the C/P is placing this address value on the Address Bus, the Address Decoding circuitry (within
the user's system) should assert the CS (Chip Select) pin of the XRT79L71, by toggling it "low". This
action enables further communication between the C/P and the XRT79L71 Microprocessor Interface
block.
NOTE:
As the Microprocessor/Address Decoding logic asserts the
CS signal, the user should make sure that the
Microprocessor/Address Decoding circuitry respects the "
CS to Rising edge of PCLK Set-up time" requirements.
4.
At some time later, the Microprocessor should toggle the "DBEN" (OE) input pin "low". This step will
enable the output drivers of the Bi-directional Data Bus pins (D[7:0]). Once the Microprocessor does this,
(and once the Microprocessor Interface samples the "OE" input pin being at a logic "low" upon a given
rising edge of PCLK) then the Microprocessor Interface (of the XRT79L71) will proceed to place the
contents of the "target" address location (within the XRT79L71) onto the Bi-Directional Data Bus.
5.
Immediately after the C/P toggles the "DBEN" (OE) input pin "low", the XRT79L71 will continue to drive
the "RDY/DTACK/RDY output pin "low". The XRT79L71 does this in order to inform the C/P that the
data (to be read from the data bus) is "NOT READY" to be latched into the C/P. In this, case the C/P
should continue to hold the "DBEN" input pin "low" until it samples the "RDY/DTACK/RDY" output pin being
at a logic "high".
6.
After some settling time, the data on the bi-directional data bus will stabilize and can be read by the C/
P. The XRT79L71 will indicate that this data can be read by asserting the RDY/DTACK/RDY (READY)
output signal (by toggling it "low"). NOTE: The Microprocessor Interface will update the state of the RDY
signal upon the rising edge of PCLK.
7.
After the C/P detects the RDY/DTACK/RDY signal (from the XRT79L71) toggling "low" it can terminate
the Read Cycle by toggling the "DBEN" (OE) input pin "high".
Figure 10 presents a timing diagram that illustrates the behavior of the Microprocessor Interface signals during
a "PowerPC 403" Read Operation
2.3.2
The PowerPC 403 Write-Cycle
FIGURE 10. ILLUSTRATION OF THE BEHAVIOR OF MICROPROCESSOR INTERFACE SIGNALS, DURING A "POWERPC
403" READ OPERATION
PCLK
CS*
R/W*
A[14:0]
D[7:0]
WE*
OE*
RDY
Target Address
Valid Data
Microprocessor places “target”
Address on A[14:0]
Microprocessor sets R/W*
To logic “High” to denote
READ Operation
Microprocessor asserts OE* (DBEN)
Here to initiate READ Operation
XRT79L71 responds by placing
Valid Data on Data Bus, and by
Asserting RDY
READ Operation
Is terminated
Here
XRT79L71 samples
A[14:0] here
XRT79L71 samples
OE* Here
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