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參數(shù)資料
| 型號： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 119/609頁 |
| 文件大小： | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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PRELIMINARY
XRT79L71
190
REV. P2.0.0
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
In some applications there may be a desire to externally use the 44.736MHz or 34.368MHz clock signal that is
synthesized by the SFM Synthesizer block elsewhere in the user's board design. If this is the case, then the
XRT79L71 can support this requirement.
The XRT79L71 includes a pin (or ball) that is called CLKOUT (Ball K16). This output pin can be configured to
output the 44.736MHz/34.368MHz clock signal that is synthesized by the SFM Synthesizer block.
The user can invoke this feature by setting Bit 6 (SFM Clock Out Enable), within the LIU Channel Control
Register, to "1" as depicted below.
Once the user sets this bit-field to "1", then the output driver (associated with the CLKOUT pin) will become
active, and either a 44.736MHz or 34.368MHz clock signal (depending upon whether the XRT79L71 has been
configured to operate in the DS3 or E3 Mode) will be output via this pin.
4.3.1.5.2.2
Approach to supporting DS3 Applications only, if the SFM Synthesizer Block is configured
to operate in the Multiplexer Mode
To configure the XRT79L71 to operate in only the DS3 Mode and if the SFM Synthesizer block is configured to
operate in the Multiplexer Mode, then a 44.736MHz clock signal should be applied to both the DS3CLK/
SFMCLK input pin (Ball P16) and the E3CLK input pin (Ball M16). This recommendation is also illustrated
below in Figure 87.
NOTE: The reason for this recommendation is that (by default) the XRT79L71 will be configured to operate in the E3, ITU-T
G.751 framing format. In summary, all of this means that upon power-up (or following a hardware RESET), if no
DS3 line signal is present at the RTIP/RRING input pins, then the Clock and Data Recovery block will initially lock
on the clock signal being applied to the E3CLK input pin. By applying the 44.736MHz clock signal to the E3CLK
input pin as well, the user will insure that the Clock and Data Recovery block (when initially declaring the LOL
defect condition - due to no incoming line signal being present at the RTIP/RRING input pins) will be provided with
a clock signal of the correct frequency upon power up.
LIU Channel Control Register (Address = 0x1306)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Unused
SFM
Clock Out
Enable
SFM
Enable
LIU Remote
Loop-back
Mode
LIU Local
Loop-back
Mode
Unused
R/O
R/W
R/O
0
1
0
相關(guān)PDF資料 |
PDF描述 |
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