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參數(shù)資料
| 型號： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 279/609頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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PRELIMINARY
XRT79L71
20
REV. P2.0.0
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
The Receive DS3/E3 Framer Block
The Receive LAPD Controller Block
The Receive SSM Controller Block (E3, ITU-T G.832 Applications Only)
The Receive Trail-Trace Message Controller Block (E3, ITU-T G.832 Applications Only)
The Receive FEAC Controller Block (DS3, C-bit Parity Applications Only)
The Receive PPP Packet Processor Block
The Receive Overhead Data Output Interface Block
The Receive POS-PHY Interface Block
Each of these functional blocks is briefly discussed below.
These functional blocks will be discussed in
considerable detail throughout this data sheet.
1.4.1
The Transmit POS-PHY Interface Block
The purpose of the Transmit POS-PHY Interface block is to provide a standard Saturn POS-PHY Level 2 or
3 compliant interface to the Link Layer Processor, for writing in the contents of all outbound PPP packets, into
the Transmit FIFO (TxFIFO).
The Transmit POS-PHY Interface block can be configured to operate with either an 8 or 16-bit wide Transmit
POS-PHY Data Bus.
NOTES:
1.
The Transmit POS-PHY Interface Block supports POS-PHY Level 3 from a signaling stand-point. The Transmit
POS-PHY Interface block (within the XRT79L71) still only supports a 16-bit wide (not 32-bit wide) POS-PHY Data
Bus and only operates up to 50MHz (not 104MHz).
2.
The Transmit POS-PHY Interface block can be configured to support either Out-of-Band Addressing or In-Band
Addressing for Device Selection to WRITE operations. However, since the XRT79L71 is a single-channel device,
we strongly recommend that the user only use Out-of-Band Addressing for Device Selection whenever it is
designed into a Multi-PHY system in which multiple PHY Layer devices are sharing the same POS-PHY Bus.
1.4.2
The Transmit Overhead Data Input Interface Block
The purpose of the Transmit Overhead Data Input Interface block is to permit the user to externally insert their
own value for overhead bits into the outbound DS3/E3 data-stream.
1.4.3
The Transmit PPP Packet Processor Block
The purpose of the Transmit PPP Packet Processor block is to read out the contents of the PPP Packets that
have been written into the TxFIFO (via the Transmit POS-PHY Interface block) and perform the following
functions.
Compute and verify the Transmit POS-PHY Interface Parity value for each byte or (16-bit) word of each
incoming PPP Packet
To Parse through the contents of each outbound packet for any occurrence of the value 0x7E and 0x7D and
to character-stuff (or replace) these values with strings of values 0x7D5E and 0x7D5D, respectively
To compute and append either a CRC-16 or CRC-32 value to the back-end of each outbound PPP Packet
To repeatedly generate and transmit the Flag Sequence Octet, anytime the Transmit PPP Packet Processor
block is NOT processing any PPP Packet data from the TxFIFO (e.g., whenever the TxFIFO is depleted)
To route this composite stream of PPP packet and Flag Sequence octets to the Transmit DS3/E3 Framer
block for further processing.
1.4.4
The Transmit FEAC Controller Block (DS3, C-bit Parity Applications Only)
The purpose of the Transmit FEAC Controller block is to permit the user to transmit FEAC (Far-End Alarm &
Control) Messages to the remote terminal equipment.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| XRT79L72IB | 制造商:EXAR 制造商全稱:EXAR 功能描述:2 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
| XRT79L73 | 制造商:EXAR 制造商全稱:EXAR 功能描述:3 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
| XRT79L73IB | 制造商:EXAR 制造商全稱:EXAR 功能描述:3 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
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