參數(shù)資料
型號(hào)： XRT79L71IB-F
廠(chǎng)商： Exar Corporation
文件頁(yè)數(shù)： 284/609頁(yè)
文件大?。?/td> 0K
描述： IC LIU/FRAMER DS3/E3 1CH 208BGA
標(biāo)準(zhǔn)包裝： 126
控制器類(lèi)型： DS3/E3 調(diào)幀器
接口： LIU
電源電壓： 3.15 V ~ 3.45 V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 208-LBGA
供應(yīng)商設(shè)備封裝： 208-STBGA（17x17）
包裝： 托盤(pán)
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XRT79L71
PRELIMINARY
339
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
REV. P2.0.0
that the "FIFO_READ" pointer is incremented (within the Jitter Attenuator FIFO) with each period of the
Out_CLK (e.g., the smoothed clock) output signal.
Additionally, we also mentioned that the Jitter Attenuator PLL block accepts a "jittery" clock signal, via the
"In_CLK" input signal and from this input clock signal, it synthesizes another clock signal (of the exact same
frequency, but with considerably less jitter). This "synthesized" clock signal is output via the "Out_CLK" output
pin.
Therefore, on the average, the frequencies of the "In_CLK" input signal and the "Out_CLK" output signal are
identical. As a consequence, on the average, the FIFO_READ and FIFO_WRITE pointers will each increment
(throughout the Jitter Attenuator FIFO) at the same rate and the two pointers will typically maintain a constant
distance from each other. Figure 158 presents an illustration of the Logical Architecture of the Jitter Attenuator
FIFO, within the Jitter Attenuator block.
This particular figure illustrates the relationship between the
"FIFO_WRITE" and "FIFO_READ" pointers.
Figure 158 presents an illustration of the behavior of the "FIFO_READ" and the "FIFO_WRITE" pointers within
the Jitter Attenuator FIFO.
For the sake of discussion, this figure indicates that the initial position (e.g.,
"In_CLK" period "k") of the "FIFO_WRITE" pointer is at the "12 o'clock" position. This figure also indicates that
during the very next "In_CLK" period, that the FIFO_WRITE pointer will have moved (in a clockwise direction)
to the next position (which is labeled "FIFO_WRITE pointer at In_CLK period k + 1"). If the FIFO depth is
configured to be 16 bits, then in 16 In_CLK cycles, after power-up or reset, the FIFO_WRITE pointer will have
revolved around the circular buffer and will have incremented its location right back to its initial (or the "12
o'clock") position as is shown in Figure 13. Similarly, if the FIFO depth is configured to be 32 bits, then in 32
In_CLK cycles, after power-up or reset, the "FIFO_WRITE" pointer will have revolved around the circular buffer
and will incremented its location back to its initial (e.g., "12 o'clock") position as shown in Figure 158.
FIGURE 158. ILLUSTRATION OF THE JITTER ATTENUATOR FIFO AND THE FIFO_WRITE AND FIFO_READ POINT-
ERS
.
FIFO_WRITE pointer at RCLK_n period k
FIFO_READ pointer at RRCLK_n period k
Jitter Attenuator
FIFO Buffer
FIFO_WRITE
Pointer at RCLK_n
Period k+1.
FIFO READ pointer
At RRCLK_n period k+1
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