- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄1977 > XRT79L71IB-F (Exar Corporation)IC LIU/FRAMER DS3/E3 1CH 208BGA PDF資料下載
參數(shù)資料
| 型號(hào)： | XRT79L71IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 111/609頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU/FRAMER DS3/E3 1CH 208BGA |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-STBGA（17x17） |
| 包裝： | 托盤 |
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PRELIMINARY
XRT79L71
184
REV. P2.0.0
1-CHANNEL DS3/E3 CLEAR-CHANNEL FRAMERLIU COMBO - CC/HDLC ARCHITECTURE
For the duration that the Clock and Data Recovery block is maintaining lock with the incoming DS3 line signal,
then all of the following will be true.
The Clock and Data Recovery block will be synthesizing a 44.736MHz recovered clock signal that is derived
from the incoming DS3 line signal.
The Clock and Data Recovery block will route this 44.736MHz clock signal to all down-stream circuitry (e.g.,
the Receive DS3/E3 Framer block, etc.). Each of these down-stream blocks will use this 44.736MHz clock
signal as their timing source.
The Clock and Data Recovery block will be continuously comparing the frequency of its Recovered Clock
signal with a Reference Clock signal that it receives from the SFM Synthesizer Block. As long as the
differences between these two frequencies is less than 0.5% (or 5000ppm), then the Clock and Data
Recovery block will continue to operate in this normal mode.
NOTE:
Information on the SFM Synthesizer block can be found in Section 4.3.1.5The LOL (Loss of Lock) Defect
Declaration Criteria
As mentioned above, the Clock and Data Recovery block will be continuously monitoring the frequency of its
recovered clock signal with a Reference Clock signal that it receives from the SFM Synthesizer block. As long
as the differences between these two frequencies is less than 0.5% (or 5000ppm), then the Clock and Data
Recovery block will continue to operate in this normal mode.
However, if the difference between these two frequencies exceeds 0.5% (or 5000ppm), then the Clock and
Data Recovery block will declare the LOL (Loss of Lock) Defect Condition. Whenever the Clock and Data
Recovery block declares the Loss of Lock Defect Condition, then it will cease its attempt to acquire and
maintain phase-lock with the incoming DS3 line signal. Instead, the Clock and Data Recovery will now lock
onto the reference clock signal from the SFM Synthesizer block. The Clock and Data Recovery will make this
transition, in order to guarantee that all down-stream circuitry (e.g., the Receive DS3/E3 Framer block) will be
provided with a proper line-rate clock signal.
The XRT79L71 will inform the user that it is declaring the Loss of Lock Condition by doing all of the following.
It will set Bit 2 (Receive LOL Defect Declared), within the LIU Alarm Status Register, to "1" as depicted below.
LIU Interrupt Status Register (Address = 0x1302)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Unused
Change of
FL
Condition
Interrupt
Status
Change of
LOL
Condition
Interrupt
Status
Change of
LOS
Condition
Interrupt
Status
Change of
DMO
Condition
Interrupt
Status
R/O
RUR
0
1
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| XRT79L73IB | 制造商:EXAR 制造商全稱:EXAR 功能描述:3 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC |
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