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參數(shù)資料
| 型號(hào)： | SN2005118412ZHK |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCMCIA BUS CONTROLLER, PBGA216 |
| 封裝： | GREEN, PLASTIC, MICRO BGA-216 |
| 文件頁數(shù)： | 91/271頁 |
| 文件大?。?/td> | 3240K |
| 代理商： | SN2005118412ZHK |
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OHCI Registers
164
September 2005
SCPS110
Table 811. Host Controller Control Register Description (Continued)
BIT
FIELD NAME
TYPE
DESCRIPTION
19
LPS
RSC
Bit 19 controls the link power status. Software must set this bit to 1b to permit the link-PHY
communication. A prevents link-PHY communication.
The OHCI-link is divided into two clock domains (PCLK and PHY_SCLK). If software tries to
access any register in the PHY_SCLK domain while the PHY_SCLK is disabled, then a target
abort is issued by the link. This problem can be avoided by setting bit 4 (DIS_TGT_ABT) to 1b
in the PCI miscellaneous configuration register at offset F0h in the PCI configuration space (see
Section 7.23). This allows the link to respond to these types of request by returning all Fs (hex).
OHCI registers at offsets DChF0h and 100h11Ch are in the PHY_SCLK domain.
After setting LPS, software must wait approximately 10 ms before attempting to access any of
the OHCI registers. This gives the PHY_SCLK time to stabilize.
18
postedWriteEnable
RSC
Bit 18 enables (1b) or disables (0b) posted writes. Software changes this bit only when bit 17
(linkEnable) is 0b.
17
linkEnable
RSC
Bit 17 is cleared to 0b by either a system (hardware) or software reset. Software must set this bit
to 1b when the system is ready to begin operation and then force a bus reset. This bit is necessary
to keep other nodes from sending transactions before the local system is ready. When this bit is
cleared, the controller is logically and immediately disconnected from the 1394 bus, no packets
are received or processed, nor are packets transmitted.
16
SoftReset
RSCU
When bit 16 is set to 1b, all PCIxx12 states are reset, all FIFOs are flushed, and all OHCI registers
are set to their system (hardware) reset values, unless otherwise specified. PCI registers are not
affected by this bit. This bit remains set to 1b while the software reset is in progress and reverts
back to when the reset has completed.
150
RSVD
R
Reserved. Bits 150 return 0000h when read.
8.17 Self-ID Buffer Pointer Register
The self-ID buffer pointer register points to the 2K-byte aligned base address of the buffer in host memory
where the self-ID packets are stored during bus initialization. Bits 3111 are read/write accessible. Bits 100
are reserved, and return 0s when read.
OHCI register offset:
64h
Register type:
Read/Write, Read-only
Default value:
XXXX XX00h
BIT NUMBER
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
RESET STATE
X
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
X
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SNA7412ZHK | PCMCIA BUS CONTROLLER, PBGA216 |
| SN260Q | LOCAL AREA NETWORK CONTROLLER, QCC40 |
| SN54128J | TTL/H/L SERIES, QUAD 2-INPUT NOR GATE, CDIP14 |
| SNJ54128W | TTL/H/L SERIES, QUAD 2-INPUT NOR GATE, CDFP14 |
| SN54132J | TTL/H/L SERIES, QUAD 2-INPUT NAND GATE, CDIP14 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SN200512N | 制造商:Texas Instruments 功能描述: |
| SN200513N | 制造商:Texas Instruments 功能描述: |
| SN200515N | 制造商:Texas Instruments 功能描述: |
| SN200520N | 制造商:Texas Instruments 功能描述: |
| SN200530DR | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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