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參數(shù)資料
| 型號(hào)： | SN2005118412ZHK |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCMCIA BUS CONTROLLER, PBGA216 |
| 封裝： | GREEN, PLASTIC, MICRO BGA-216 |
| 文件頁數(shù)： | 249/271頁 |
| 文件大小： | 3240K |
| 代理商： | SN2005118412ZHK |
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Principles of Operation
63
September 2005
SCPS110
PCI Bus
PCIxx12
1394a
Socket
EEPROM
Power Switch
SD/MMC
PC
Card
Power Switch
Smart
Card
Power Switch
SD/MMC
MS/MSPRO
SM/xD
Power Switch
The system connection to GRST is implementation-specific. GRST must be asserted on initial power up of the PCIxx12 controller. PRST must
be asserted for subsequent warm resets.
Figure 313. System Diagram Implementing CardBus Device Class Power Management
3.8.1 1394 Power Management (Function 1)
The PCIxx12 controller complies with PCI Bus Power Management Interface Specification. The controller
supports the D0 (uninitialized), D0 (active), D1, D2, and D3 power states as defined by the
power-management definition in the 1394 Open Host Controller Interface Specification, Appendix A.4 and PCI
Bus Power Management Specification. PME is supported to provide notification of wake events. Per Section
A.4.2, the 1394 OHCI sets PMCSR.PME_STS in the D0 state due to unmasked interrupt events. In previous
OHCI implementations, unmasked interrupt events were interpreted as (IntEvent.n && IntMask.n &&
IntMask.masterIntEnable), where n represents a specific interrupt event. Based on feedback from Microsoft
this implementation may cause problems with the existing Windows power-management arcitecture as a PME
and an interrupt could be simultaneously signaled on a transition from the D1 to D0 state where interrupts were
enabled to generate wake events. If bit 10 (ignore_mstrIntEna_for_pme) in the PCI miscellaneous
configuration register (OHCI offset F0h, see Section 7.23) is set, then the controller implements the preferred
behavior as (IntEvent.n && IntMask.n). Otherwise, the controller implements the preferred behavior as
(IntEvent.n && IntMask.n && IntMask.masterIntEnable). In addition, when the ignore_mstrIntEna_for_pme
bit is set, it causes bit 26 of the OHCI vendor ID register (OHCI offset 40h, see Section 8.15) to read 1b,
otherwise, bit 26 reads 0b. An open drain buffer is used for PME. If PME is enabled in the power-management
control/status register (PCI offset A4h, see Section 4.43), then insertion of a PC Card causes the controller
to assert PME, which wakes the system from a low power state (D3, D2, or D1). The OS services PME and
takes the PCIxx12 controller to the D0 state.
3.8.2 Integrated Low-Dropout Voltage Regulator (LDO-VR)
The PCIxx12 controller requires 1.5-V core voltage. The core power can be supplied by the controller itself
using the internal LDO-VR. The core power can be alternatively supplied by an external power supply through
the VR_PORT terminal. Table 314 lists the requirements for both the internal core power supply and the
external core power supply.
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