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參數(shù)資料
| 型號： | SN2005118412ZHK |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCMCIA BUS CONTROLLER, PBGA216 |
| 封裝： | GREEN, PLASTIC, MICRO BGA-216 |
| 文件頁數(shù)： | 270/271頁 |
| 文件大小： | 3240K |
| 代理商： | SN2005118412ZHK |
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PC Card Controller Programming Model
82
September 2005
SCPS110
4.14 Secondary Status Register
The secondary status register is compatible with the PCI-PCI bridge secondary status register. It indicates
CardBus-related device information to the host system. This register is very similar to the PCI status register
(PCI offset 06h, see Section 4.5), and status bits are cleared by a writing a 1b. See Table 45 for a complete
description of the register contents.
PCI register offset:
16h
Register type:
Read-only, Read/Clear
Default value:
0200h
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
1
0
Table 45. Secondary Status Register Description
BIT
SIGNAL
TYPE
FUNCTION
15
CBPARITY
RC
Detected parity error. This bit is set when a CardBus parity error is detected, either an address or data parity
error. Write a 1b to clear this bit.
14
CBSERR
RC
Signaled system error. This bit is set when CSERR is signaled by a CardBus card. The controller does not
assert the CSERR signal. Write a 1b to clear this bit.
13
CBMABORT
RC
Received master abort. This bit is set when a cycle initiated by the controller on the CardBus bus is
terminated by a master abort. Write a 1b to clear this bit.
12
REC_CBTA
RC
Received target abort. This bit is set when a cycle initiated by the controller on the CardBus bus is
terminated by a target abort. Write a 1b to clear this bit.
11
SIG_CBTA
RC
Signaled target abort. This bit is set by the controller when it terminates a transaction on the CardBus bus
with a target abort. Write a 1b to clear this bit.
109
CB_SPEED
R
CDEVSEL timing. These bits encode the timing of CDEVSEL and are hardwired to 01b indicating that the
controller asserts this signal at a medium speed.
8
CB_DPAR
RC
CardBus data parity error detected. Write a 1b to clear this bit.
0 = The conditions for setting this bit have not been met
1 = A data parity error occurred and the following conditions were met:
a. CPERR was asserted on the CardBus interface
b. The controller was the bus master during the data parity error
c. Bit 0 (CPERREN) in the bridge control register (PCI offset 3Eh, see Section 4.25) is set
7
CBFBB_CAP
R
Fast back-to-back capable. The controller cannot accept fast back-to-back transactions; therefore, this bit
is hardwired to 0b.
6
CB_UDF
R
User-definable feature support. The controller does not support user-definable features; therefore, this bit
is hardwired to 0b.
5
CB66MHZ
R
66-MHz capable. The PCIxx12 CardBus interface operates at a maximum CCLK frequency of 33 MHz;
therefore, this bit is hardwired to 0b.
40
RSVD
R
These bits return 00000b when read.
This bit is cleared only by the assertion of GRST.
4.15 PCI Bus Number Register
The PCI bus number register is programmed by the host system to indicate the bus number of the PCI bus
to which the controller is connected. The controller uses this register in conjunction with the CardBus bus
number and subordinate bus number registers to determine when to forward PCI configuration cycles to its
secondary buses.
PCI register offset:
18h (Function 0)
Register type:
Read/Write
Default value:
00h
BIT NUMBER
7
6
5
4
3
2
1
0
RESET STATE
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SNA7412ZHK | PCMCIA BUS CONTROLLER, PBGA216 |
| SN260Q | LOCAL AREA NETWORK CONTROLLER, QCC40 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SN200512N | 制造商:Texas Instruments 功能描述: |
| SN200513N | 制造商:Texas Instruments 功能描述: |
| SN200515N | 制造商:Texas Instruments 功能描述: |
| SN200520N | 制造商:Texas Instruments 功能描述: |
| SN200530DR | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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