參數(shù)資料
型號(hào)： SN2005118412ZHK
廠商： TEXAS INSTRUMENTS INC
元件分類： 總線控制器
英文描述： PCMCIA BUS CONTROLLER, PBGA216
封裝： GREEN, PLASTIC, MICRO BGA-216
文件頁(yè)數(shù)： 152/271頁(yè)
文件大?。?/td> 3240K
代理商： SN2005118412ZHK
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SD Host Controller Programming Model
219
September 2005
SCPS110
12.5 Class Code and Revision ID Register
The class code and revision ID register categorizes the base class, subclass, and programming interface of
the function. The base class is 08h, identifying the controller as a generic system peripheral. The subclass
is 05h, identifying the function as an SD host controller. The programming interface is 01h, indicating that the
function is a standard SD host with DMA capabilities. Furthermore, the TI chip revision is indicated in the least
significant byte (00h). See Table 124 for a complete description of the register contents.
Function 3 register offset: 08h
Register type:
Read-only
Default value:
0805 0000h
BIT NUMBER
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
RESET STATE
0
1
0
1
0
1
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
Table 124. Class Code and Revision ID Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
3124
BASECLASS
R
Base class. This field returns 08h when read, which broadly classifies the function as a generic system
peripheral.
2316
SUBCLASS
R
Subclass. This field returns 05h when read, which specifically classifies the function as an SD host
controller.
158
PGMIF
R
Programming interface. If bit 0 (DMA_EN) in the general control register (offset 88h, see Section 12.22)
is 0b, then this field returns 00h when read to indicate that the function is a standard SD host without
DMA capabilities. If the DMA_EN bit is 1b, then this field returns 01h when read to indicate that the
function is a standard SD host with DMA capabilities.
70
CHIPREV
R
Silicon revision. This field returns the silicon revision of the SD host controller.
12.6 Latency Timer and Class Cache Line Size Register
The latency timer and class cache line size register is programmed by host BIOS to indicate system cache
line size and the latency timer associated with the SD host controller. See Table 125 for a complete
description of the register contents.
Function 3 register offset: 0Ch
Register type:
Read/Write
Default value:
0000h
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
Table 125. Latency Timer and Class Cache Line Size Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
158
LATENCY_TIMER
RW
PCI latency timer. The value in this register specifies the latency timer for the SD host controller, in
units of PCI clock cycles. When the SD host controller is a PCI bus initiator and asserts FRAME, the
latency timer begins counting from zero. If the latency timer expires before the SD host transaction
has terminated, then the SD host controller terminates the transaction when its GNT is deasserted.
70
CACHELINE_SZ
RW
Cache line size. This value is used by the SD host controller during memory write and invalidate,
memory-read line, and memory-read multiple transactions.
相關(guān)PDF資料
PDF描述
SNA7412ZHK PCMCIA BUS CONTROLLER, PBGA216
SN260Q LOCAL AREA NETWORK CONTROLLER, QCC40
SN54128J TTL/H/L SERIES, QUAD 2-INPUT NOR GATE, CDIP14
SNJ54128W TTL/H/L SERIES, QUAD 2-INPUT NOR GATE, CDFP14
SN54132J TTL/H/L SERIES, QUAD 2-INPUT NAND GATE, CDIP14
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
SN200512N 制造商:Texas Instruments 功能描述:
SN200513N 制造商:Texas Instruments 功能描述:
SN200515N 制造商:Texas Instruments 功能描述:
SN200520N 制造商:Texas Instruments 功能描述:
SN200530DR 制造商:Rochester Electronics LLC 功能描述:- Bulk
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