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參數(shù)資料
| 型號： | SN2005118412ZHK |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCMCIA BUS CONTROLLER, PBGA216 |
| 封裝： | GREEN, PLASTIC, MICRO BGA-216 |
| 文件頁數(shù)： | 60/271頁 |
| 文件大小： | 3240K |
| 代理商： | SN2005118412ZHK |
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OHCI Controller Programming Model
136
September 2005
SCPS110
7.3
Command Register
The command register provides control over the interface to the PCI bus. All bit functions adhere to the
definitions in the PCI Local Bus Specification, as seen in the following bit descriptions. See Table 72 for a
complete description of the register contents.
Function 1 register offset: 04h
Register type:
Read/Write, Read-only
Default value:
0000h
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
Table 72. Command Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
1511
RSVD
R
Reserved. Bits 1511 return 00000b when read.
10
INT_DISABLE
RW
INTx disable. When set to 1b, this bit disables the function from asserting interrupts on the INTx signals.
0 = INTx assertion is enabled (default)
1 = INTx assertion is disabled
9
FBB_ENB
R
Fast back-to-back enable. The controller does not generate fast back-to-back transactions; therefore,
bit 9 returns 0b when read.
8
SERR_ENB
RW
SERR enable. When bit 8 is set to 1b, the SERR driver is enabled. SERR can be asserted after
detecting an address parity error on the PCI bus. The default value for this bit is 0b.
7
RSVD
R
Reserved. Bit 7 returns 0b when read.
6
PERR_ENB
RW
Parity error enable. When bit 6 is set to 1b, the controller is enabled to drive PERR response to parity
errors through the PERR signal. The default value for this bit is 0b.
5
VGA_ENB
R
VGA palette snoop enable. The controller does not feature VGA palette snooping; therefore, bit 5
returns 0b when read.
4
MWI_ENB
RW
Memory write and invalidate enable. When bit 4 is set to 1b, the controller is enabled to generate MWI
PCI bus commands. If this bit is cleared, then the controller generates memory write commands
instead. The default value for this bit is 0b.
3
SPECIAL
R
Special cycle enable. The PCIxx12 function does not respond to special cycle transactions; therefore,
bit 3 returns 0b when read.
2
MASTER_ENB
RW
Bus master enable. When bit 2 is set to 1b, the controller is enabled to initiate cycles on the PCI bus.
The default value for this bit is 0b.
1
MEMORY_ENB
RW
Memory response enable. Setting bit 1 to 1b enables the controller to respond to memory cycles on
the PCI bus. This bit must be set to access OHCI registers. The default value for this bit is 0b.
0
IO_ENB
R
I/O space enable. The controller does not implement any I/O-mapped functionality; therefore, bit 0
returns 0b when read.
相關PDF資料 |
PDF描述 |
|---|---|
| SNA7412ZHK | PCMCIA BUS CONTROLLER, PBGA216 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| SN200512N | 制造商:Texas Instruments 功能描述: |
| SN200513N | 制造商:Texas Instruments 功能描述: |
| SN200515N | 制造商:Texas Instruments 功能描述: |
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