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參數(shù)資料
| 型號： | SN2005118412ZHK |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCMCIA BUS CONTROLLER, PBGA216 |
| 封裝： | GREEN, PLASTIC, MICRO BGA-216 |
| 文件頁數(shù)： | 67/271頁 |
| 文件大?。?/td> | 3240K |
| 代理商： | SN2005118412ZHK |
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OHCI Controller Programming Model
143
September 2005
SCPS110
7.16 Minimum Grant and Maximum Latency Register
The minimum grant and maximum latency register communicates to the system the desired setting of bits
158 in the latency timer and class cache line size register at offset 0Ch in the PCI configuration space (see
Section 7.6). If a serial EEPROM is detected, then the contents of this register are loaded through the serial
EEPROM interface after a GRST. If no serial EEPROM is detected, then this register returns a default value
that corresponds to the MAX_LAT = 4, MIN_GNT = 2. See Table 713 for a complete description of the
register contents.
Function 1 register offset: 3Eh
Register type:
Read/Update
Default value:
0402h
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
1
0
1
0
Table 713. Minimum Grant and Maximum Latency Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
158
MAX_LAT
RU
Maximum latency. The contents of this field may be used by host BIOS to assign an arbitration priority level
to the controller. The default for this register indicates that the controller may need to access the PCI bus
as often as every 0.25
s; thus, an extremely high priority level is requested. Bits 118 of this field may
also be loaded through the serial EEPROM.
70
MIN_GNT
RU
Minimum grant. The contents of this field may be used by host BIOS to assign a latency timer register value
to the controller. The default for this register indicates that the controller may need to sustain burst transfers
for nearly 64
s and thus request a large value be programmed in bits 158 of the latency timer and class
cache line size register at offset 0Ch in the PCI configuration space (see Section 7.6). Bits 30 of this field
may also be loaded through the serial EEPROM.
These bits are cleared only by the assertion of GRST.
7.17 OHCI Control Register
The PCI OHCI control register is defined by the 1394 Open Host Controller Interface Specification and
provides a bit for big endian PCI support. See Table 714 for a complete description of the register contents.
Function 1 register offset: 40h
Register type:
Read/Write, Read-only
Default value:
0000 0000h
BIT NUMBER
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
RESET STATE
0
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
Table 714. OHCI Control Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
311
RSVD
R
Reserved. Bits 311 return 0s when read.
0
GLOBAL_SWAP
RW
When bit 0 is set to 1b, all quadlets read from and written to the PCI interface are byte-swapped (big
endian). The default value for this bit is 0b which is little endian mode.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SNA7412ZHK | PCMCIA BUS CONTROLLER, PBGA216 |
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參數(shù)描述 |
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| SN200513N | 制造商:Texas Instruments 功能描述: |
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