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參數(shù)資料
| 型號： | SN2005118412ZHK |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCMCIA BUS CONTROLLER, PBGA216 |
| 封裝： | GREEN, PLASTIC, MICRO BGA-216 |
| 文件頁數(shù)： | 12/271頁 |
| 文件大?。?/td> | 3240K |
| 代理商： | SN2005118412ZHK |
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PC Card Controller Programming Model
93
September 2005
SCPS110
4.31 General-Purpose Event Status Register
The general-purpose event status register contains status bits that are set when general events occur, and
can be programmed to generate general-purpose event signaling through GPE. See Table 410 for a
complete description of the register contents.
PCI register offset:
88h
Register type:
Read/Clear/Update, Read-only
Default value:
00h
BIT NUMBER
7
6
5
4
3
2
1
0
RESET STATE
0
Table 410. General-Purpose Event Status Register Description
BIT
SIGNAL
TYPE
FUNCTION
7
PWR_STS
RCU
Power change status. This bit is set when software changes the VCC or VPP power state of the socket.
6
VPP12_STS
RCU
12-V VPP request status. This bit is set when software has changed the requested VPP level to or from 12 V
for the socket.
5
RSVD
R
Reserved. This bit returns 0b when read. A write has no effect.
4
GP4_STS
RCU
GPI4 status. This bit is set on a change in status of the MFUNC5 terminal input level if configured as a
general-purpose input, GPI4.
3
GP3_STS
RCU
GPI3 status. This bit is set on a change in status of the MFUNC4 terminal input level if configured as a
general-purpose input, GPI3.
2
GP2_STS
RCU
GPI2 status. This bit is set on a change in status of the MFUNC2 terminal input level if configured as a
general-purpose input, GPI2.
1
GP1_STS
RCU
GPI1 status. This bit is set on a change in status of the MFUNC1 terminal input level if configured as a
general-purpose input, GPI1.
0
GP0_STS
RCU
GPI0 status. This bit is set on a change in status of the MFUNC0 terminal input level if configured as a
general-purpose input, GPI0.
This bit is cleared only by the assertion of GRST.
4.32 General-Purpose Event Enable Register
The general-purpose event enable register contains bits that are set to enable GPE signals. See Table 411
for a complete description of the register contents.
PCI register offset:
89h
Register type:
Read-only, Read/Write
Default value:
00h
BIT NUMBER
7
6
5
4
3
2
1
0
RESET STATE
0
Table 411. General-Purpose Event Enable Register Description
BIT
SIGNAL
TYPE
FUNCTION
7
PWR_EN
RW
Power change GPE enable. When this bit is set, GPE is signaled on PWR_STS events.
6
VPP12_EN
RW
12-V VPP GPE enable. When this bit is set, GPE is signaled on VPP12_STS events.
5
RSVD
R
Reserved. This bit returns 0b when read. A write has no effect.
4
GP4_EN
RW
GPI4 GPE enable. When this bit is set, GPE is signaled on GP4_STS events.
3
GP3_EN
RW
GPI3 GPE enable. When this bit is set, GPE is signaled on GP3_STS events.
2
GP2_EN
RW
GPI2 GPE enable. When this bit is set, GPE is signaled on GP2_STS events.
1
GP1_EN
RW
GPI1 GPE enable. When this bit is set, GPE is signaled on GP1_STS events.
0
GP0_EN
RW
GPI0 GPE enable. When this bit is set, GPE is signaled on GP0_STS events.
This bit is cleared only by the assertion of GRST.
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